原创 74LS373中文资料

74hc373为三态输出的八 D 透明锁存器,共有 54/74S373 和 54/74LS373 两种线路
结构型式，其主要电器特性的典型值如下(不同厂家具体值有差别):
型号 tPd PD
54S373/74S373 7ns 525mW
54LS373/74LS373 17ns 120mW
373 的输出端 O0~O7 可直接与总线相连。
当三态允许控制端 OE 为低电平时，O0~O7 为正常逻辑状态，可用来驱动负载或总线。当 OE 为高电平时，O0~O7 呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。
当锁存允许端 LE 为高电平时，O 随数据 D 而变。当 LE 为低电平时，O 被锁存在已建立的数据电平。
当 LE 端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善 400mV。<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

工作原理：74LS373的输出端O0~O7可直接与总线相连。当三态允许控制端OE为低电平时，O0~O7为正常逻辑状态，可用来驱动负载或总线。当OE为高电平时，O0~O7呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。  当锁存允许端LE为高电平时，O随数据D而变。当LE为低电平时，O被锁存在已建立的数据电平。

74LS373引脚(管脚)图:

74LS373内部逻辑图：

74LS373真值表：