原创 从大核设计过渡到使用小芯片的多芯粒系统

从大核设计过渡到使用小芯片的多芯粒系统

作者：Ashley Stevens，Arteris 产品管理与营销总监

长期以来，大核设计（monolithic die）一直用于集成电路设计，为构建专用集成电路（ASIC）、专用标准部件（ASSP）和片上系统（SoC）提供了一种紧凑而高效的解决方案。传统上，单芯粒系统（single-die system）因其简单性和成本效益而受到青睐，几十年来一直推动着半导体行业的进步。

然而，随着对功能更强大、用途更广泛技术的需求不断增长，大核设计的局限性，特别是在可扩展性和良率方面的局限性，变得越来越明显。这一挑战促使人们转向使用小芯片（chiplet）的多芯粒系统（multi-die system）。

多芯粒系统的新兴趋势

半导体行业正在转向使用小芯片的多芯粒架构，以实现更灵活、可扩展和高效的设计。这种转变涉及物理架构的改变和各生态系统参与者之间的协作创新，以将各种技术集成到一个系统中。

小芯片提供了一种模块化设计方法，将不同的功能分布在多个芯粒（die）上，从而提高了良率和功能多样性。这种方法有助于异构小芯片（例如在尖端的 5nm 工艺上实现的数字逻辑，在更大、更具成本效益的 16nm 和 28nm 工艺上实现的模数转换器和射频模块）的集成。

这种配置优化了功耗和成本效益，并通过定制使每个芯粒满足特定的操作需求，显著提高了整体系统性能。将同质小芯片组装到统一处理器或加速器中的趋势进一步体现了这一创新，凸显了多芯粒系统的多功能性和可扩展性。

迄今为止，只有AMD、Intel和NVIDIA等少数行业巨头一直在使用小芯片技术，保持对开发流程各个方面的完全控制。然而，现在较小的公司也在进入该领域，从而促进了一种更具协作性的模式趋势，在这种模式中，设计人员可以混合搭配来自多个供应商的小芯片。这种转变促进了创新，鼓励了小芯片接口的标准化，这对于不同技术和平台之间的兼容性和互操作性至关重要。

未来要实现不同技术和平台之间的兼容性和互操作性，就需要一个由合作伙伴组成的生态系统，每个合作伙伴都扮演着不同的角色。要开发具有优化架构的多芯粒系统，获得各种小芯片至关重要。其中许多小芯片将由可信赖的第三方供应商提供，而其他部分将由公司内部开发，以满足设计要求。一些设计人员将专注于自己开发小芯片，而另一些设计人员则专门从事小芯片之间的连接技术。此外，团队还将创建分析和优化整个多晶粒系统功能和性能所需的工具。

小芯片集成中的 NoC 技术

随着小芯片提供的协作方法变得越来越普遍，集成这些不同组件所面临的技术挑战也越来越明显。小芯片之间的有效通信对于确保多芯粒系统平稳运行至关重要。为了应对这些集成挑战，片上网络（NoC）技术正在得到越来越多的应用。

NoC 一直是在单芯片 SoC 上连接 IP 模块的主要方式。这种互连 IP 可以跨越整个芯片，便于各种 IP 功能的集成，如处理器、加速器、控制器、外设及与外界的各种接口。虽然我们在本文中将重点讨论有限的一组 IP 功能，但需要注意的是，实际设计器件可能由数百个大型复杂 IP 组成。

选择正确的NoC配置对于基于小芯片的设计至关重要，因为它会对系统的通信、性能、可扩展性和能效产生重大影响。开发人员可以根据自己的应用需要和工作负载要求，从星形、环形、网状等一系列 NoC 拓扑中进行选择，如图 1 所示。

图 1. 这些图是 NoC 拓扑的示意图。资料来源：Arteris

在同一 SoC 上拥有多个 NoC 的情况越来越常见；例如，连接同质加速器 IP阵列采用网状结构，连接其他 IP采用树状结构，而它们两者之间采用桥接器。事实上，一个 SoC 上有 10 个或更多 NoC 的情况并不少见。随着我们进入小芯片时代，NoC在向 IP 中渗透的同时，还将用于在多芯粒系统基板上集成小芯片。为了简单起见，如果我们只考虑星形拓扑结构，就会看到一个分层结构，如图 2 所示。

图2. 星形拓扑 NoC 的层次结构。资料来源：Arteris

多芯粒系统集成自动化

由于有了各种可用于增强小芯片通信的 NoC 拓扑，重点就转移到优化设计和测试流程上。这可以通过“左移”的概念实现，“左移”概念最初是作为一种软件和系统测试方法而提出的。其理念是在生命周期的早期执行测试（即在项目时间线上向左移动）。左移理念已被许多学科采用，包括 SoC 开发人员的架构探索、功能验证和性能优化。

通过软件模拟和硬件仿真验证设计等任务也需要左移。这需要高度自动化，包括为 IP 和 NoC 生成 SystemC 模型、管理数十万个控制和状态寄存器（CSR）、使用基于 IP-XACT 的工具将所有功能集成在一起，以及执行模拟/仿真和性能分析。有效实施左移概念需要整个行业的合作。

行业协作与标准化

许多公司已经在考虑提供通用小芯片，例如 Arm 和 RISC-V 处理器集群、存储器、收发器等。各公司还在合作制定行业标准和协议，例如 Universal Chiplet Interconnect Express （UCIe）就是一种用于小芯片之间芯粒到芯粒（die-to-die）互连的开放规范。Arteris等 IP 供应商提供一致性和非一致性 NoC 互连 IP（分别为 Ncore 和 FlexNoC），具有为配置的 IP 生成 SystemC 模型以用于模拟/仿真的能力。其他 EDA 供应商也提供用于模拟、仿真和性能分析工具，例如 Synopsys 的 Platform Architect。

总结

从大核设计到使用小芯片的多芯粒系统的演变，标志着半导体技术取得了举足轻重的进步。要有效地开发和完善多芯粒系统，确实需要一个由合作伙伴组成的生态系统。从小芯片制造商到软件开发商，不同的行业参与者将在这一合作环境中汇聚一堂，共同克服集成的复杂性。这些努力将共同为下一代可扩展、高效和高性能的集成电路奠定基础，为创新技术进步和未来市场需求铺平道路。

关于作者

Ashley Stevens 是 Arteris 的产品管理和营销总监，负责一致性 NoC 和 die-2-die 互连。他拥有超过 35 年的行业经验，曾在 Arm、SiFive 和 Acorn Computers 供职。他拥有 11 项授权专利和伦敦大学玛丽皇后学院的计算机工程学位。