原创原理设计第006篇旁路电容

 2023-11-18 13:45  1002 4 4 分类: 模拟文集: 1 原理设计

[初次发表 23-11-18 最后编辑：23-12-09]

本篇是前一篇的延续。

第二种情况——电路中高速数字集成电路的工作引起浪涌电压。

以CMOS电路为标志的高速大规模数字电路，例如FPGA，工作时既会在电源和地之间产生穿通浪涌电流，又会在容性负载（例如引脚寄生电容）上产生负载浪涌，浪涌电流通过线路的寄生电感又转换为浪涌电压。当浪涌电压超过一定幅度时，就会对元器件造成危害。

旁路电容（Bypassing Capacitor）可以吸收浪涌电压。浪涌电压包含高频成分，电容在高频段的阻抗小，两端电势趋于相等，即显示出“阻直流，通交流”的特性，所以可以让浪涌电压的能量快速回流到地。旁路电容从效果上看好像一个“围栏”，把器件产生的浪涌电压限定在局部范围内，不使其蔓延为患。

为保证良好的旁路效果，旁路电容需要在浪涌电压的频段上阻抗（ESR）尽量低。小电流数字电路应达到0.1ohm，大电流数字电路应达到10mohm。

要保证在较宽的频段上达到理想的旁路效果，常常需要采用大容量电容和小容量电容并联的方式。由于电容的非理想特性，每种类型和容量的电容，适用的频率范围是有限的。低频段依靠大电容，容值1~10uF，高频段利用小电容，容值10~100nF。容量相差不低于1~2个数量级。

很多电子产品中会采用 0.1uF/104 的旁路电容，如果问设计者为什么，那么答案往往是“没想过”，“以前就是这么用的”，等等。一些IC厂家的规格书上给出常用值，设计者就“照方抓药”，确信厂商是对的。其实，正确的做法是针对具体应用选择去耦电容。

为了让旁路电容发挥最佳作用，它的最小值要根据流过的瞬态电流、两端允许的电压跌落和过渡时间三个变量来计算：C = dI * dt / dV。举例：一个IC器件，如果在10ns的电平转换时间里，电流变化量是80mA，而噪声要求是100mV的话，那么 dI = 80mA，dt = 10ns，dV = 100mV，计算出的 C = 80 * 10 / 100 = 8nF。

只是计算电容还是不够的，因为电路板上的导线是天然的电感（寄生电感）。上例中IC到去耦电容的导线，将在电平转换的10ns时间里产生浪涌电压。允许的寄生电感也可以计算：L = dV * dt / dI。还是上面的例子，如果要求噪声电压不超过100mV，那么计算出的 L = 100 * 10 / 80 = 12.5nH。也就是说，IC所有引脚的等效串联电感不可以大于12.5nH。

大电容通常选用铝-电解液电容器，因为它价格便宜量又足。小电容通常选择陶瓷介质，可以是所谓独石/瓷介电容，也可以是叠层瓷介电容（MLCC）。要求高性能的时候，可以选用有机薄膜电容，例如聚乙烯电容。电容器历史悠久，品种繁多，不同的材料不同的结构，有不同的特性。不在这里展开，有兴趣的可以看元器件篇。

使用旁路电容时，要注意两种谐振效应。第一种是电容与电源线或地线的寄生电感形成LC串联谐振。100nF电容和1uH的电源线，谐振频率是500kHz。第二种是不同类型及容量的电容并联导致的ESL和C之间的并联谐振。

电路的工作频率要远离这些谐振频率，所以，设计中要注意缩短电源线长度（减少电感）。这个话题不在这里展开，请参看PCB Layout的内容。

最后，去耦电容和旁路电容中的较大电容常常可以合并。面积较小的电路板，旁路电容中的大电容可以和去耦电容共用。

- 自谐振频率点 -

10nF -- 14.85 MHz, 100pF -- 148.5 MHz

10nF//100pF -- 110 MHz

英文缩写：

ESR = Effective Serial Resistance，等效串联电阻

MLCC = Multi-layer Ceramic Capacitor，多层陶瓷电容器

Ref：

庄奕琪. 电子设计可靠性工程. 西安电子科技大学出版社，2014