如下图所示，看一下就应该明白了的，呵呵，是最近海思的一道校园招聘试题。
利用上升沿触发DFF设计一个下降沿检测电路，要求当输入信号出现下降沿后，输出一个固定长度的低电平脉冲，上图中Q2（即RST#）即可，不过这个电路输出有一定的延时，而且延时不稳定，最短接近于0，最长可能是CLK的一个时钟周期。
其实如果是ASIC设计的话，DFF2完全可以用非门链来代替，这样也可以达到要求的效果，将D1输出就是要求的输出信号了，而且这样也不会有延时。
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不知道NOT((NOT a )AND b)是什么意思？
是不是说a表示检测的对象，b表示一个固定脉冲的时钟？如果这样的话，在下面的情况下会有问题，a出现下降延后一直保持低电平不变，或者说a保持低电平的时间超过了b的脉冲长度。呵呵，相互讨论学习
我学的是fpga，asic学的少，不过在fpga中实现应该有别的方法，用两个触发器（防止出现亚稳态）加以个NOT((NOT a )AND b)在一个slice中实现。我是个正在找工作的学生，希望能听听各位前辈的指导!
QQ :744396694
跟用一个触发器实现二分频时一样的道理，当没有下降延时，那么Q1时保持不变的，如果把D1接到Q1，那么，即便有下降延，D1和Q1都不会有任何的变化。
把D1接到Qb1上就不同了，当没有下降延时，Q1=0， Qb1 = 1， 一旦检测到下降延，则Q1 = D1，Q1转变成0，这样才会有后面的DFF2 的动作。
楼主,不是很明白. 要不一块讨论讨论?
为什么DFF1要用Qb端?
有兴趣的话,加QQ326540894
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用户4184 2008-1-14 19:22
不知道NOT((NOT a )AND b)是什么意思？
是不是说a表示检测的对象，b表示一个固定脉冲的时钟？如果这样的话，在下面的情况下会有问题，a出现下降延后一直保持低电平不变，或者说a保持低电平的时间超过了b的脉冲长度。呵呵，相互讨论学习
用户1609913 2008-1-13 20:06
我学的是fpga，asic学的少，不过在fpga中实现应该有别的方法，用两个触发器（防止出现亚稳态）加以个NOT((NOT a )AND b)在一个slice中实现。我是个正在找工作的学生，希望能听听各位前辈的指导!
QQ :744396694
用户4184 2008-1-13 13:46
跟用一个触发器实现二分频时一样的道理，当没有下降延时，那么Q1时保持不变的，如果把D1接到Q1，那么，即便有下降延，D1和Q1都不会有任何的变化。
把D1接到Qb1上就不同了，当没有下降延时，Q1=0， Qb1 = 1， 一旦检测到下降延，则Q1 = D1，Q1转变成0，这样才会有后面的DFF2 的动作。
用户25497 2008-1-6 23:08
楼主,不是很明白. 要不一块讨论讨论?
为什么DFF1要用Qb端?
有兴趣的话,加QQ326540894