原创 【博客大赛】 2.6 从实例进入FSM初步 part2

是不是可以很轻松地写出布尔表达式咯。下面给出一组答案：

第一张表：

第二张表：

 。这里S`代表的是下一个状态。那么我们怎么实现这组有状态的回路？想起我们上几章所说的触发器，当时钟改变的时候，触发器即可以改变状态。好了，既然我们有两个状态，当然就会用 两位状态寄存器（2-bit state register） 咯。如下图：。剩下的逻辑表达式就是大家已经熟练的不能再熟练的组合逻辑。给出设计图：

注意ＣＬＫ的输入，别忘了我们前提是５ｓ间隔。到此我们的设计就ＯＫ了。下一小节进入最重要的设计后的时序分析－－分析我们设计了这个回路是否存在逻辑问题，时序问题。