原创 IC设计和EDN工具

俗话说“公欲善其事，必先利其器”。
    IC设计中EDA工具的日臻完善已经使工程师完全摆脱了原先手工操作的蒙昧期。IC

设计向来就是EDA工具和人脑的结合。随着IC不断向高集成度、高速度、低功耗、高性

能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。
 
先介绍下IC开发流程：
1.代码输入（design input)
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码

语言输入工具：SUMMIT   VISUALHDL
            MENTOR   RENIOR
图形输入:    composer(cadence);
            viewlogic (viewdraw)
2.电路仿真（circuit simulation)
将vhd代码进行先前逻辑仿真，验证功能描述是否正确

数字电路仿真工具：
    Verolog：  CADENCE     Verolig-XL
               SYNOPSYS    VCS
               MENTOR      Modle-sim
     VHDL :    CADENCE     NC-vhdl
               SYNOPSYS    VSS
               MENTOR      Modle-sim
模拟电路仿真工具：
               AVANTI HSpice pspice，spectremicro
microwave:    eesoft : hp

3.逻辑综合（synthesis tools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿

真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段

进行再仿真。最终仿真结果生成的网表称为物理网表。

综合工具：CADENCE   Builtgates    Envisia Ambit
          SYNOPSYS  Design Compile  Behavial Compiler

4.layout生成和自动布局布线（auto plane&route)
将网表生成具体的电路版图

layout工具：CADENCE  Dracula, Diva           

5.物理验证（physical validate）和参数提取(LVS)
ASIC设计中最有名、功能最强大的是cadence的DRECULA，可以一次完成版图从DRC（

设计规则检查），ERC（电气特性检查）到LVS（寄生参数提取）的工序
工具: CADENCE:   DRECULA
      AVANTI :   STAR-RC
6.static timming： Synopsys   Prime Time 
  Power analysis   WattSmith
  测试矢量生成   specman Elite4
   故障覆盖率分析，
总结：
ic设计的流程大致为：

逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能

仿真--综合(加时序约束和设计库)--电路网表--网表仿真)

预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取

--SDF文件--后仿真--静态时序分析--测试向量生成

--工艺设计与生产--芯片测试--芯片应用

在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修

改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片