原创 Latchup现象和预防措施

       芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。
        当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。
       ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。
       当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。
       Well 侧面漏电流过大。

          在基体（substrate)上改变金属的掺杂，降低BJT的增益
            避免source和drain的正向偏压
          增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路
           使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。
           Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
          使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能
          除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。
           I/O处尽量不使用pmos(nwell)