原创 fpga控制phy片直接发送udp包的方法3

嗯，于是，该发送数据包了

发包的方法本来没啥可说的。。。想发什么数据，用txc往txd里打就行了

但有时候需要发送的数据可能来自另外一个模块，且宽度不是正好为4位（txd的宽度）

这时候就需要用一个双端口的ram来做缓冲

在做这个双端口ram的时候，我有一段时间

写入01234567

输出的数据总是70214365

反复检查之后发现是使用altera的dual port ram的ip，可以设置输出clk是否寄存，我设置了寄存

导致数据被延迟了一个clk

去掉该寄存就解决问题了