原创 PLL合成器与传统晶振模块的比较优势及高性能PLL的发展趋势

Q1：周期均方根抖动是一个量度周期的平均值，周期峰-峰值是最大的峰值的状态，如果抖动在一定的频域分布、例如 Gaussian Distribution下，我们可以用一定的方程式计算出来。可以参考一般的书本。

A2：在频域相噪图中，什么是噪音平台?

Q2：那是每个产品可以达到的最底底线，通常是在频域的高频点。

A3：PLL合成器目前应用情况如何?

Q3：应用很广，从一般消费性产品到工业用的产品，也有机会用上。

A4：PLL合成器的电磁兼容如何？

Q4：PLL要求严格控制EMC/EMI干扰，对于电源要求稳定，比如可加电感电容滤波，另外信号线尽量不要靠近PLL。

A5：PLL合成器的长时间可靠性怎样？

Q5：PLL 的可靠性比晶体/晶振高，这是PLL技术的优势之一。

A6：请问PLL合成器在EMC设计上要注意事那些事项？

Q6：PLL要求严格控制EMC/EMI干扰，对于电源要求稳定，比如可加电感电容滤波，另外信号线尽量不要靠近PLL。

A7：高频晶振容易损坏，高频晶振本身也会想办法解决？PLL不会有这方面的隐患吗？

Q7：PLL的优势就是替代容易损坏的高频晶振。目前来讲PLL优势比较明显。另外PLL的可靠性不随频率变化，所以其可靠性是IC的可靠性。

A8：PLL合成器主要应用在那些场合？

Q8：1、需要灵活编程输出，需要Enable控制；2、多路输出，多种电平输出；3、高精度要求，高 Jitter要求，高可靠性；4、替代昂贵的高频晶振。

A9：PLL锁相环对电源有何要求？是否需要独立的地？

Q9：PLL要求严格控制EMC/EMI干扰，对于电源要求稳定，比如可加电感电容滤波，另外信号线尽量不要靠近PLL。需要独立的地。

A10：PLL合成器的精度多少？

Q10：一般来讲精度有两种概念：PPM， Jitter/ 相位噪声。1、PPM：如果输入输出是准确的M, N编程所得，PLL的PPM是与输入信号的PPM完全一样，没有任何改变；2、Jitter/ 相位噪声：普通应用的PLL会增加Jitter/ 相位噪声，但是我们有高精度的PLL，可以降低Jitter/ 相位噪声，如Jitter Cleaner：NB7N63,NB7N60。

A11：对频率控制上面，使用fsel引脚调节输出频率，会不会引入噪声干扰？

Q11：不会，实际上sel相当于开关，拉高或者拉低电平不会引入干扰。

A12：PLL的EMC如何，如果使用在频率环境复杂，甚至是功率元件周围，会不会影响频率精准度？EMI又如何，会不会影响其它的频率器件的精准度？

Q12：首先电源和地必须稳定，另外要防止附近功率器件的干扰。另外作为时钟源，对附近时钟的干扰相信也是有的。所以需要注意.