原创 采用DDS+技术实现的L波段频率合成器

2007-8-23 17:13 5407 11 12 分类: FPGA/CPLD

采用DDS+PLL技术实现的L波段频率合成器


发布日期:2005-11-22 作者:张伟 来源:微计算机信息


摘要:直接数字合成(DDS)是近年发展起来的一种新型合成技术,有频率分辨率高,转换时间短,相位噪声低等特点,与锁相合成技术(PLL)配合,可以设计出频带宽、分辨率高的频率合成器。本文介绍了一种DDS+PLL的混合结构,实现了一个用于卫星数据采集系统中频发射单元载频源的频率合成器。
关键词:直接数字合成;锁相合成;混频;频率合成器


    频率合成器是现代无线通信设备中一个重要的组成部分,直接影响着无线通信设备的性能。频率合成技术历经了早期的直接合成技术(DS)和锁相合成技术(PLL),发展到如今的直接数字合成技术(DDS)。直接数字合成技术具有分辨率高,转换速度快,相位噪声低等优点,在无线通信中发挥着越来越重要的作用,但是由于材料和工艺问题,其输出频率始终无法和PLL相比,并且由于全数字结构,输出信号中具有丰富的杂散分量,限制了它的应用[1]。
    本文在研究了三种基本的DDS+PLL混合式频率合成方法的基础上,选择了其中一种并加以改进,设计了一个L波段的宽带(950MHz~1450MHz)、小步进(2.5kHz)频率源。


1  对三种DDS+PLL基本方案的分析
    DDS+PLL的基本原理是用一个低频、高分辨率的DDS频率来激励或插入PLL,从而将两者的优点结合起来。
    DDS+PLL有3种基本方法[2]:即DDS激励PLL、PLL内插DDS、PLL与DDS直接混频,如图1所示。图中,fout是系统的最终输出,fDDS是直接数字合成芯片的输出频率,fPLL是锁相环输出频率,fref、fref1、fref2是参考频率。


    第1种方法以DDS直接激励PLL。与单纯的PLL相比,由于作为参考的DDS具有很高的频率分辨率,可以在不改变PLL分频比的情况下提高PLL的频率分辨率[3],但是如果DDS输出信号中,落在PLL的环路带宽内的杂散和相噪无法抑制[4],经过PLL倍频作用后,这些噪声会恶化20lgN dB(N=fout/fDDS)。
第2种方法是将DDS的输出与PLL的反馈支路混频,混频后的信号再送入鉴相器。这种方法利用了DDS高分辨率的特点,因此PLL可以采用较高的参考频率[5],不但提高了PLL的转换时间,同时也克服了因倍频而引起的杂散和相噪恶化,但是由于混频后会产生镜像干扰,因此锁相环路内需要引入带通滤波器BPF2来滤除,设计环路滤波器的时候必须考虑其影响,增加了环路的设计难度。
第3种方法直接将DDS与PLL混频,这有效的克服了前两种方法的缺点,既不会恶化DDS输出的杂散和相噪,也不会增加PLL设计的难度。由于PLL的作用只是将DDS输出上变频,提高了最终输出的频率,但是DDS的输出频率fDDS一般远远小于PLL的输出频率fPLL,混频后输出频率为fPLL±fDDS,如果要求频率合成器的输出范围大于2 fDDS,则很难用BPF2分离混频之后的和频fPLL+fDDS与差频fPLL-fDDS。
 
a)DDS激励PLL
 
b)PLL内插DDS
 
c)PLL与DDS直接混频
图1  DDS+PLL的三种基本混合方法


2 方案设计
2.1 方案提出

    经过分析,上述三种基本方案都有一定的不足,无法兼顾高频(L波段)和宽带(500MHz)这两个设计指标,因此,需要作出改进。图1(c)所示的方法有结构简单,易于设计的优点,以此为基础作出改进,方案框图如下:
 
 
 
图2 实现方案


    与图1(c)所示的PLL与DDS直接混频相比,本方案添加了一个输出频率固定为466MHz的PLL1,通过混频将DDS输出信号的频率提高至480MHz,使之远远大于系统要求带宽的一半,这样,与第二个PLL混频后,和频与差频之间的频差大于500MHz,可以通过500MHz带通滤波器滤除干扰。
    DDS芯片采用AD9851,用作输出频率细调。在参考时钟为10MHz,芯片内部6倍频器使能的状态下,输出分辨率可达0.014Hz,本设计中,用它输出14M~14.9975MHz,步进为2.5kHz的4000个频点。
    锁相环采用ADF4112。第一次混频时的锁相环1固定输出频率466MHz,以便将DDS输出上变频到480MHz~480.9975MHz频段,这样做除了可以在保证500MHz带宽的前提下,通过BPF3滤除第二次混频后的镜像干扰,还可以采用设计较为成熟的480MHz带通滤波器来滤除第一次混频后的镜像干扰,简化了滤波器设计。锁相环2输出频率1430MHz~1930MHz,步进1MHz,用作系统输出的粗调。它与第一次混频后的输出480MHz~480.9975MHz再次进行混频,通过950MHz~1450MHz的带通滤波器,取出差频,得到最终输出为950MHz~1450MHz,步进2.5kHz 的频率,fout=fPLL2-(fDDS+fPLL1)。
    两个PLL中的VCO采用Minicircuits公司的ROS-550PV和ROS-2000,分别输出466MHz和1430MHz~1930MHz。


2.2  控制数据
    AD9851有40bit控制码(D39-D0)。其中D39-D35是相位控制字,可以调整输出信号的相位。D34是Power-down,高电平有效。D33控制AD9851数据输入模式,与D34配合使用,可以控制芯片的数据输入从默认的并行模式转到串行模式。D32是内部6倍频使能,高电平有效。D31-D0是频率控制字。
    本方案中,由于相位输出、工作模式、参考频率固定,因此第一个输入字节固定为“00000001”;对应输出频率(单位Hz)的后32bit频率控制字可以通过公式(1)求出,fref为内部倍频后的参考频率,fo为输出频率:
                  (1)
    ADF4112有4个24bit(DB23-DB0)的锁存器,分别是初始化锁存器(initialization latch)、功能锁存器(function latch)、AB 计数锁存器(AB counter latch)和参考计数锁存器(reference counter latch)。通过DATA、CLK将一个锁存器内容的24bit数据读入内部的输入移位寄存器(input shift register)进行缓冲,然后在LE从0变到1后,根据这24个bit最后两位,将数据送入相应的锁存器。
    每次改变输出频率,首先根据输出频率的大小选择预分频比P,使fVCO/P≤200MHz(P=8、16、32、64),然后通过公式(2)计算出A、B的值。fVCO为VCO输出频率,frefin为经过分频后实际进入鉴频鉴相器的参考频率。
                       (2)
    再通过3种不同的方法:设置初始化寄存器、CE引脚高电平和寄数器复位,对芯片编程。
 2.3  控制接口
    系统中AD9851和ADF4112所需控制数据由PC机计算产生,通过串行口送入单片机暂存,然后利用单片机不同的I /O口,将接收到的控制数据通过PCI总线分别送入至相应的芯片。
单片机采用AT89C51,从PC串行传输的数据首先通过DS232A进行RS232-TTL电平转换,然后通过AT89C51的P3.0(RXD,串行输入线(第二功能))口接收。
    AD9851采用并行模式接收控制数据,AT89C51的P1.0-P1.7连接AD9851的D0-D7引脚,用来传输控制数据。P2.0连接AD9851的W_CLK,通过改变电平,产生AD9851接收控制数据时所需的时钟信号;P2.1连接FQ_UP,用来将接收到的控制数据载入DDS内核;P2.2连接RESET,每次DDS输出新频率之前,用来对AD9851复位。
    ADF4112只能工作在串行模式下。它通过DATA、CLK和LE完成控制数据的读入。输出固定466M频率的ADF4112的DATA、CLK和LE分别与AT89C51的P2.4、P2.3、P2.5相连,第二个输出1430M~1930M的ADF4112的DATA、CLK和LE引脚分别与AT89C51的P2.6、P2.3、P2.7相连。
    控制接口的框图如图3所示。
 
图 3 控制接口


3  测试结果
    图4是1200MHz输出的频谱图,采用的测量仪器是HP8568B,输出信号的频谱纯度为:-59dBc/1kHz,-65dBc/10kHz。
 
 
 
图4  10M参考频谱图
 
    此设计中,最终输出频率的相噪是DDS和两个PLL输出频率的相噪之和。如果采用直接DDS直接激励PLL, PLL对DDS的输出至少要倍频10倍以上(AD9851的最大时钟频率是180MHz,限制了其输出最大为72MHz,要达到要求的950M~1450M,倍频倍数大于10),则DDS输出的杂散和相噪经PLL后在输出端要恶化20dB以上,这会大大影响系统的最终输出频谱质量。而采用图4所示的结构,对DDS输出频率相噪的要求可以放宽, PLL的输出相噪一般比较好,因此可以很好的满足设计要求。


4  结束语
    本文介绍了一种采用两次混频法的DDS/PLL结构,有效的克服了宽带系统中因DDS输出频率较低,与PLL混频后引起的镜像干扰难以滤除的缺点,扩展了DDS+PLL的应用范围,具有一定的应用价值。


参考文献
[1]  张厥盛,曹丽娜,傅恒科. 锁相与频率合成技术[M],西安:西安电子科技大学出版社,1991. 2~5.
[2]  杨建军,DDS+PLL组合系统及实例[J],电讯技术,2001(1): 72~75.
[3]  P. V. Brennan, R. Walkington and A. Borkjak. Performance of PLL synthesizer based on DDS feedback. Electronics Letters, 1998, 34(23):2197~2199
[4]  Tajima K, Imai Y, Kanagawa Y, et al. A 5 To l0GHz Low Spurious Triple Tuned Type PLL Synthesizer Driven By Frequency Converted DDS Uuit[M],Microwave Symposium Digest, 1997., IEEE MTT-S International , 1997 , 3(8~13):1217 ~1220.
[5]  Bonfanti A, Amorosa F, Samori C, et al. A DDS-Based PLL for 2.4 GHz Frequency Synthesis[J],IEEE Transactions on Circuits and Systems—II:Aanlog and Digital Signal Processing, 2003, 50(12): P1007~P1010.

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用户124696 2007-12-10 10:43

文章里的图怎么打不开
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