原创 Testbench——关于注释

Testbench——关于注释

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1.        好的注释可以改善代码可维护性。

注释的主要目的就是为了显著改善代码的可维护性。

2.        过时或错误的注释带来了（代码查看者）思维的混乱，这远比没有注释更糟糕。

代码注释时一个最大的共同错误是，注释描述的只是代码本身所做的功能。

例如：addr <= addr+1’b1;             //addr自增1

这句注释不会带来任何读者（代码查看者）需要的信息，我们应该在注释里告诉别人一些他们不熟悉的设计中和该语句相关的信息。

例如：（我们假定该工程是FPGA与MCU通信）

addr <= addr+1’b1;           //在MCU写入一个字节数据后，addr自增1，

//以供MCU读取下一个字节数据

3.        注释代码时，你应该假定读者是一个有经验的工程师，他熟悉verilog语言本身，但是对于你的工程并不熟悉。最理想的情况是，抛开你的源代码，单从你的注释就能明白你所要实现的功能。