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特权ilove314 明星博主
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原创 最新力作,EP1C3T144

2009-3-15 14:53 8156 7 17 分类: FPGA/CPLD

        昨天花了一整天，尝试了一下Altium的总线式布线。虽然还是不够智能，来回需要自己手动调整几回才达到满意的效果，但是还是赞一个！～～～


        贴图3D效果：


 


点击看大图


 


点击看大图


 


点击看大图


 


EP1C3T144核心板！只是把全部管脚引出，加上简单的4个LED和4个按键。当然还有上电复位和重配置复位电路以及两种不同配置下载的电路。

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文章评论（10条评论）

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用户1520986 2012-4-12 14:50

你好为什么我的Modelsim安装不上，情况同这http://zhidao.baidu.com/question/351969129.html

希望特权老师帮忙解决一下。

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用户215420 2009-7-6 18:39

貌似这Altium版本有点低！
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tengjingshu_112148725 2009-3-20 23:03

我也学习了，正准备画一块Spartan-3E的板子。
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tengjingshu_112148725 2009-3-20 23:03

我也学习了，正准备画一块Spartan-3E的板子。
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ilove314_323192455 2009-3-18 22:20

谢谢riple兄的提议。 1，电源开关有的； 2，FPGA配置和PROM配置有跳线控制。 需要改进的地方 1，电源防误插保护； 2，把VCCIO接死了，应该留个跳线，可以配置不同电压； 3，PLL需要好好考虑一下； 4，兼容性问题。 呵呵，非常感谢
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ash_riple_768180695 2009-3-18 22:13

增加几个测试点，比如地、电源、锁相环输出时钟。
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ash_riple_768180695 2009-3-18 22:09

配置下载电路能不能不焊接外部串行配置存储器，不焊接的时候JTAG链路还能不能保证完整。如果不能的话，应该考虑采用电阻矩阵实现对串行配置存储器JTAG电路的旁路。
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ash_riple_768180695 2009-3-18 22:03

能否引脚兼容2C5?可能要浪费10个可用I/O。
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ash_riple_768180695 2009-3-18 21:49

对时钟电路的两个建议：1.把锁相环用到的模拟地保护一下，用磁珠跟数字地隔离开，尽量干净。（记得Altera有一篇锁相环电路设计的相关文档）2.在扩展插槽附近标明锁相环输出引脚，提醒大家做扩展板时利用这个引脚作为时钟源。
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ash_riple_768180695 2009-3-18 21:33

对电源部分的三个建议：1.增加一个保护用的二极管，防止误用极性错误的外接电源。2.增加一个电源开关，在不插拔外接电源的情况下可以断开电源。3.在扩展插槽上提供对扩展板的供电插脚，每种多留两个。
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