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此 32 位处理器采用同一套总线来读取指令和加载/存储数据。指令代码和数据都位于相同的存储器地址空间，但在不同的地址范围。程序存储器，数据存储器，寄存器和 IO 端口都在同一个线性的 4GB 的地址空间之内。这是 32 位处理器的最大地址范围，因为它的地址总线宽度是 32 位。此外，为了降低不同客户在相同应用时的软件复杂度，存储映射是按 32 位处理器提供的规则预先定义的。在存储器映射表中， 一部分地址空间由 32 位处理器的系统外设所占用，且不可更改。此外，其余部分地址空间可由芯片供应商定义使用。CIU32M010、CIU32M030 器件的存储器映射表显示了 CIU32M010、CIU32M030 器件的存储器映射，包括代码、SRAM、外设和其他预先定义的区域。简化了每个外设的地址译码。 片上 SRAM 芯片内置 8K 字节的 SRAM。它可以按字节(8 位)、半字(16 位)或字(32 位)进行访问。 SRAM 起始地址为 0x2000_0000。 片上 FLASH 概述 闪存存储器有两个不同存储区域 • 主闪存存储块，它包括应用程序和用户数据区(若需要时) • 副闪存存储块，也叫信息块，其包含两个部分 – 选项字节(Option bytes)－内含硬件及存储保护用户配置选项。 – 系统存储器(System memory) - 闪存接口基于 AHB 协议执行指令和数据存取。 引导配置 芯片复位后，通过客户自己在副闪存的配置，选择 SWDCLK 默认工作是上拉还是下拉。正常启动后， CPU 从地址 0x0000_0000 获取堆栈顶的地址，并从存储器0x0000_0004 位置指示的地址开始执行代码。 位带操作 为了减少 “读-改-写”操作的次数，32 位 RISC 处理器提供了一个可以执行单原子比特操作的位带功能。存储器映射包含了两个支持位带操作的区域。其中一个是 SRAM 区的最低 1MB 范围，第二个是片内外设区的最低 1MB 范围。这两个区域中的地址除了普通应用外，还有自己的“位带别名区”。位带别名区把每个比特扩展成一个 32 位的字。当用户访问位带别名区时，就可以达到访问原始比特的目的。 下面的公式表明了位带别名区中的每个字如何对应位带区的相应比特或目标比特。 bit_word_addr =bit_band_base +(byte_offset×32)+(bit_number×4) 其中： • bit_word_addr 指的是位带区目标比特对应在位带别名区的地址； • bit_band_base 指的是位带别名区的起始地址； • byte_offset 指的是位带区目标比特所在的字节的字节地址偏移量； • bit_number 指的是目标比特在对应字节中的位置(0-7)。 例如，要想访问 0x2000 0200 地址的第 7 位, 可访问的位带别名区地址是： bit_word_addr = 0x2200 0000 + (0x200 * 32)+ (7 * 4)= 0x2200 401C 如果对 0x2200 401C 进行写操作，那么 0x2000 0200 的第 7 位将会相应变化；如果对 0x2200 401C进行读操作，那么视 0x2000 0200 的第 7 位状态而返回 0x01 或 0x00。 沈阳芯硕科技有限公司是华大电子专业代理商，有技术问题可咨询 我们

CIU32M010、CIU32M030 器件是基于 ARM Cortex M0 处理器的 32 位通用微控制器存储器芯片。 采用了哈佛结构，具有低中断延迟时间和低成本调试特性，而且高集成度和增强的特性使这颗处理器适合于那些需要高性能和低功耗微控制器的市场领域。预先定义的存储器映射和高达 4GB 的存储空间，充分保证了系统的灵活性和可扩展性。 系统架构 CIU32M010、CIU32M030 器件采用 32 位多层总线结构，该结构可使系统中的多个主机和从机之间的并行通信成为可能。多层总线结构包括一个 AHB 互联矩阵、两个 AHB 总线和两个 APB 总线。AHB 互联矩阵的互联关系接下来将进行说明。 CIU32M010、CIU32M030 主系统由以下两部分构成： • 2 个驱动单元 – CPU 内核系统总线(S-bus) – DMA 总线 • 2 个存储单元 – 内部闪存存储器 – 内部 SRAM 系统总线 此总线连接 CPU 内核的系统总线(外设总线)到总线矩阵，总线矩阵协调着内核和各个高速部件间的访问。 总线矩阵 (Bus Matrix) • 总线矩阵管理着内核系统总线与各外设模块的访问仲裁，总线矩阵由主模块总线及从模块总线组成。 • AHB 外设通过总线矩阵与系统总线相连。 • AHB 到 APB 桥(AHB2APB bridges-APB)。 • AHB 到 APB 桥在 AHB 与 APB 总线间提供同步连接。 注：当对 APB 寄存器进行 8 位或者 16 位访问时，该访问会被自动转换成 32 位的访问；桥会自动将 16 位或者 8 位的数据 扩展以配合 32 位的宽度。 沈阳芯硕科技有限公司是华大电子专业代理商，有技术问题可咨询 我们

1 . 华大电子 MCU CIU32M010 产品简介 CIU32M010、CIU32M030 是使用高性能的 ARM®Cortex™-M0 为内核的 32 位微制器，工作频率可达 72MHz，内置高速存储器 Flash64/48/32/16KB 和 RAM8/6/4KB，丰富的增强型 I/O 端口和 外设连接到外部总线。本产品包含 1 个 12 位 ADC、1 个 16 位高级定时器、6 个 16 位通用定时器、1 个基本定时器、1 个独立看门狗、1 个窗口看门狗、1 个系统时间定时器。还包含标准的通信接口：2 个 SPI/IIC 接口、2 个 UART 接口。 应用方案可通过 ESD 静电±8kV 接触/±15kV 空气、EFT 电快速脉冲群±4.5KV 动态、CS 传导抗扰10V 动态和 CE、RE 性能测试等第三方合格检测，具有高可靠性和高稳定性。 MCU主要特点： • 支持无感有感 FOC/方波/SVPWM 控制，降低成本； • 内部集成 LDO、运放和比较器，可满足单/双电阻电流采样拓扑架构的不同需求； • 内置硬件乘法器和硬件除法器，提高运算速率； • 整体控制电路简洁高效，抗干扰能力强，稳定可靠； • 工作电压和工作温度更宽，确保了供电的通用性和环境的适应性； • 完善的电机控制算法库，降低开发难度； 2. 华大电子 MCU 的 应用 • 生活电器：如燃气热水器、油烟机、冰箱冷凝风机、落地扇、吊扇灯、吸尘器、扫地机、筋膜枪、空气净化器、破壁机、无人机电调、高速吹风机等； • 白色家电：如冰箱压缩机、洗碗机、干衣机、空内空调风机等； • 电动工具：如园林工具（割草机）、手持工具、专业工具（水泵）等； • 绿色骑行：如电动两/三轮车、平衡车、电动滑板车等； 3. 选型表 沈阳芯硕科技有限公司是华大电子专业代理商，有技术问题可咨询 我们

5 、 Flash 存储器（ Flash ） 5.1 简介 Flash 存储器连接在 AHB 总线上，由 Flash 控制器统一管理，可对存储器执行取指、读取、编程和擦除操作，并具有安全访问机制和读写保护等功能。 5.2 Flash 主要特性 l 高达 128 KB 的用户存储空间 - 块大小： 16 KB - 页大小： 512 字节 l 32-bits 位宽读取 / 写入 l 支持页擦除、块擦除、批量擦除 l 可配置 3 种读出保护等级（ RDP ） l 2 块可配置的代码读出保护区域（ PCROP ） l 2 块可配置的写入保护区域（ WRP ） l 可配置大小的用户安全存储区域 5.3 Flash 功能描述 5.3.1 Flash 存储器组成 Flash 存储器按 32-bits 位宽执行读写访问，可存储指令和数据。 Flash 存储器的组成如下： l User flash 区：用于存储用户程序和数据，存储空间为 128KB ，分成 8 个 块（ Block ），每个块包含 32 个页（ Page ），每页 512 字节； l System memory 区：用于存储 Bootloader 和算法 API ，存储空间为 14KB ； l Option bytes 区：用于存储外设和存储器保护配置的选项字节； l Engineer 区：用于存储 UID 、 TS/BGR 校准值； l OTP 区：一次性可编程区域，共 512 字节。 5.3.2 Flash 读取访问等待周期 Flash 存储器连接在 AHB 总线上，读取 Flash 时使用 HCLK 时钟。当 HCLK 的 时钟频率超出 Flash 存储器的工作频率时，就会造成数据读取错误，此时需要插入等待周期。 Flash 访问控制寄存器（ FLASH_ACR ）中的 LATENCY 位域，用于配置 Flash 读取访问的等待周期， HCLK 时钟频率与 Flash 读取访问等待周期的对应关系见 下表。 为保证 Flash 读取访问不出现异常或错误，当要改变 HCLK 的时钟频率时，必须按照特定步骤进行配置。 l 提高 HCLK 频率的配置步骤： 1 ） 通过配置 FLASH_ACR 寄存器中的 LATENCY 位域，增大 Flash 读取访问的等待周期； 2 ） 读取 LATENCY 位域，检查等待周期已配置成功； 3 ） 提高 HCLK 频率，可通过配置 RCC 时钟配置寄存器（ RCC_CFG ） 中的 SYSW 位域，切换更高频率的时钟源，或通过配置 HPRE 位域，减小系统时钟的分频值； 4 ） 配置 SYSW 位域后，必须对 RCC_CFG 寄存器中的 SYSWS 位域进行检查，确认系统时钟已切换完成。 l 降低 HCLK 频率的配置步骤： 1 ） 降低 HCLK 频率，可通过配置 RCC 时钟配置寄存器（ RCC_CFG ） 中的 SYSW 位域，切换更低频率的时钟源，或通过配置 HPRE 位域，增大系统时钟的分频值； 2 ） 配置 SYSW 位域后，必须对 RCC_CFG 寄存器中的 SYSWS 位域进行检查，确认系统时钟已切换完成； 3 ） 通过 FLASH_ACR 寄存器中的 LATENCY 位域，减小 Flash 读取 访问的等待周期； 4 ） 读取 LATENCY 位域，检查等待周期已配置成功。 5.3.3 Flash 解锁 为防止 Flash 被意外修改，增加了保护措施，必须向特定寄存器写入密钥，才能解锁相关功能的配置权限。 5.3.3.1 Flash 控制寄存器解锁 复位后， Flash 控制寄存器（ FLASH_CR ） 将处于写保护锁定状态。要配置 FLASH_CR 寄存器，需首先进行解锁操作。 FLASH_CR 寄存器的解锁操作，必须严格按照以下步骤顺序执行： 1 ） 向 FLASH_CRKEY 寄存器写入密钥 1 ： 0xE57A 1A85 ； 2 ） 向 FLASH_CRKEY 寄存器写入密钥 2 ： 0x7C6E 8391 ； 3 ） 检查 FLASH_CR 寄存器中的 LOCK 位，当该位清 0 时，表明 FLASH_CR 寄存器已解锁。解锁完成后，才能对 FLASH_CR 寄存器进行配置。 注意： FLASH_CR 寄存器中与选项字节相关的控制位（ OBL_LAUNCH 和 OPTSTRT ）， 必须在 Flash 选项字节解锁后才能进行配置。 密钥必须严格按照顺序写入，如果出现以下情况，将产生总线错误同时触发 HardFault 中断，直到再次复位后，才能重新对 FLASH_CR 寄存器进行解锁： l 向 FLASH_CRKEY 寄存器写入错误的密钥值； l 解锁顺序错误，先向 FLASH_CRKEY 寄存器写入密钥 2 ： 0x7C6E 8391 ； l 解锁后继续向 FLASH_CRKEY 寄存器写入任意值（包括密钥）。 将 FLASH_CR 寄存器中的 LOCK 位重新置 1 ，能恢复 FLASH_CR 寄存器的写 保护锁定状态。通过复位，也能使 FLASH_CR 寄存器恢复成写保护锁定状态。 注意：当 FLASH_SR 寄存器中的 BSY 位为 1 时，对 FLASH_CR 寄存器的写入将无效， FLASH_SR 寄存器中的 PESERR 标志将置 1 ， Flash 当前操作将继续正常执行。 5.3.3.2 Flash 选项字节解锁 复位后， Flash 选项字节处于写保护锁定状态，所有的选项字节加载寄存器、 FLASH_CR 寄存器中的 OBL_LAUNCH 位和 OPTSTRT 位，都会被写保护。要对选项字节进行更新，就先要进行解锁操作。 Flash 选项字节的解锁操作，必须严格按照以下步骤顺序执行： 1 ） 先解锁 Flash 控制寄存器 FLASH_CR （详见： Flash 控制寄存器解锁 ）； 2 ） 向 FLASH_OPTKEY 寄存器写入密钥 1 ： 0x6A89 4D7B ； 3 ） 向 FLASH_OPTKEY 寄存器写入密钥 2 ： 0x7C31 1F5A ； 4 ） 检查 FLASH_CR 寄存器中的 OPTLOCK 位，当该位清 0 时，表明 Flash 选项字节已解锁。解锁完成后，才能对选项字节加载寄存器及其控制位（ OBL_LAUNCH 和 OPTSTRT ）进行配置。 密钥必须严格按照顺序写入，如果出现以下情况，将产生总线错误同时触发 HardFault 中断，直到再次复位后，才能重新对 Flash 选项字节进行解锁： l 向 FLASH_OPTKEY 寄存器写入错误的密钥值； l 解锁顺序错误，先向 FLASH_OPTKEY 寄存器写入密钥 2 ： 0x7C31 1F5A ； l 解锁后继续向 FLASH_OPTKEY 寄存器写入任意值（包括密钥）； l 在对 FLASH_CR 寄存器解锁前，向 FLASH_OPTKEY 寄存器写入任意值 （包括密钥）。 将 FLASH_CR 寄存器中的 OPTLOCK 位重新置 1 ，能恢复 Flash 选项字节的写保护锁定状态。通过复位，也能使 Flash 选项字节恢复成写保护锁定状态。当 FLASH_CR 寄存器恢复成写保护锁定状态时 (LOCK 位置 1) ， Flash 选项字节也会被恢复成写保护锁定状态， OPTLOCK 位将自动置 1 。 5.3.3.3 Flash 掉电控制位解锁 复位后， Flash 访问控制寄存器（ FLASH_ACR ） 中的 PDEN 位将处于写保护锁定状态，该位用于控制 Flash 的掉电。要配置 PDEN 位，就要先进行解锁操作。 PDEN 位的解锁操作，必须严格按照以下步骤顺序执行： 1 ） 先解锁 FLASH 控制寄存器 FLASH_CR （详见： Flash 控制寄存器解锁 ）； 2 ） 向 FLASH_PDKEY 寄存器写入密钥 1 ： 0x57D9 3AB6 ； 3 ） 向 FLASH_PDKEY 寄存器写入密钥 2 ： 0x9A2D 827C ； 4 ） 检查 FLASH_CR 寄存器中的 PDLOCK 位，当该位清 0 时，表明 PDEN 位已解锁。解锁完成后，可对 PDEN 位进行配置。密钥必须严格按照顺序写入，如果出现以下情况，将产生总线错误同时触发 HardFault 中断，直到再次复位后，才能重新对 PDEN 位进行解锁操作： l 向 FLASH_PDKEY 寄存器写入错误的密钥值； l 解锁顺序错误，先向 FLASH_PDKEY 寄存器写入密钥 2 ： 0x9A2D 827C ； l 解锁后继续向 FLASH_PDKEY 寄存器写入任意值（包括密钥）； l 在对 FLASH_CR 寄存器解锁前，向 FLASH_PDKEY 寄存器写入任意值（包括密钥）。 将 FLASH_CR 寄存器中的 PDLOCK 位重新置 1 ，能恢复 PDEN 位的写保护锁定状态。另外通过复位，也能使 PDEN 位恢复成写保护锁定状态。当 FLASH_CR 寄存器恢复成写保护锁定状态时 (LOCK 位置 1) ， PDEN 位也会被恢复成写保护锁定状态， PDLOCK 位将自动置 1 。 5.3.4 Flash 功耗管理 为进一步降低系统功耗，当程序仅在 SRAM 中运行时，通过将 Flash 访问控制 寄存器（ FLASH_ACR ） 中的 PDEN 位置 1 ，能使 Flash 进入 Power Down 状态。在配置 PDEN 位前，要先进行解锁操作，解锁步骤详见： Flash 掉电控制位解锁 。 Flash 处于 Power Down 状态时，可通过配置 PDEN 位清 0 ，使 Flash 从 Power Down 状态恢复成上电状态。 注意： Flash 恢复成上电状态后，需等待 10μs 才允许对 Flash 进行操作。 当进入 Stop 或 Standby 模式时， Flash 将自动进入 Power Down 状态。如果在进入低功耗模式前， Flash 处于上电状态，则在唤醒后 Flash 将自动上电。 沈阳芯硕科技有限公司是华大电子专业代理商，有技术问题可咨询芯虎论坛

12. 同步串行接口（ SSP ） 12.1. 模块介绍 SPI_IIC 模块可用作 SPI 接口通信和 IIC 接口通信，两种功能同一时间只能选择其中一种使用。该模块集成两种接口协议，节省资源的同时又能满足不同的应用需求。 12.2. 功能特点 12.2.1. SPI 功能 • 支持主模式和从模式工作 • 可编程时钟极性，采样相位，支持 4 种模式 • 支持 1~32bit 传输 • 支持 5byte 发送 / 接收数据缓冲 • 传输数据顺序 MSB 和 LSB • 支持标准模式，三线模式 • 可触发中断的专用发送和接收标志 12.2.2. IIC 功能 • 支持主模式和从模式 • 主模式支持时钟同步和总线仲裁 • 从模式支持在发送数据没有准备好或者接收缓冲器满时候拉低 SCL • 从模式支持 7bit 地址或者 10bit 地址 • 从模式支持接收广播地址 • 支持 5byte 发送 / 接收数据缓冲 12.3. 功能说明 12.3.1. SPI 工作模式 • 模式 0 ：时钟空闲为 0 ，上升沿采样，下降沿出数据 • 模式 1 ：时钟空闲为 0 ，下降沿采样，上升沿出数据 • 模式 2 ：时钟空闲为 1 ，下降沿采样，上升沿出数据 • 模式 3 ：时钟空闲为 1 ，上升沿采样，下降沿出数据 12.3.2. SPI 接口模式 • 标准模式：通信线有 CLK,CS,IO0(MOSI),IO1(MISO), 一个 CLK 传输 1bit 数据 • 三线模式：通信线有 CLK,CS,IO0, 接收和发送都通过 IO0, 一个 CLK 传输 1bit 数据 12.3.3. SPI 数据帧与内部缓存 SPI 可支持 1~32bit 帧数据传输，内部集成了一个 40bit 的缓冲区，根据配置的数据帧长度不同，缓冲区能缓存的帧数也不一样。数据帧长度 <=8bit 时，缓冲区可容纳 5 帧数据， 8bit< 数据帧长度 <=16bit 时，缓冲区可容纳两帧数据，数据帧长度 16bit 时，缓冲区可容纳 1 帧数据，当缓冲区无法再容下一帧数据时，缓冲区满标志会置 1 。 12.3.4. IIC 主机时钟同步和总线仲裁 IIC 主机模式时，在多主机的应用场景下，支持时钟同步和总线仲裁。当总线上连接了不止一个主机时，就会存在同时发起通信的情况，这时候需要时钟同步以及总线仲裁机制决定由哪个主机占用总线完成数据传输。 时钟同步的原理： IIC 总线上的不同主机可能发起传输时的时钟频率不一样，通过时钟同步机制，可以让所有主机的时钟同步，才能进行逐位仲裁。所有主机的 SCL 在总线上是线与的关系，当总线上的 SCL 由高切换到低电平时，所有主机从 0 开始计算低电平周期时间。当电平时间达到时，如果总线上的其它主机的 SCL 低电平仍然保持，那么其它主机进入高电平等待状态，等低电平时间最长的主机的 SCL 拉高时再统一拉高。因此，总线上同步后的 SCL 的低电平时间由低电平周期最长的主机决定，而高电平时间由高电平周期最短的主机决定。总线仲裁原理： IIC 总线上不同主机的 SDA 线也是线与的关系，各主机在 SCL 线为高电平时，检查 SDA 线的电平是否和自己发送的 SDA 信号一致，如果检测到 SDA 线为低电平时，自己要发送的 SDA 信号为高电平，那么该主机仲裁失败，停止总线上的传输动作。 12.3.5. IIC 从机拉低 SCL IIC 从机在发送状态下如果缓冲区中没有可发送的数据，或者在接收状态下缓冲区已满时，将会在 SCL 端口输出低电平，拉低总线上的 SCL 信号使主机暂停发送时钟。当从机准备好发送或者接收后，将在 SCL 输出高电平，主机又可以重新控制总线上的 SCL 线，恢复数据传输。 12.3.6. IIC 从机支持 7bit/10bit 寻址 IIC 从机支持 7bit 或者 10bit 寻址模式，由寄存器 CON0 的 IIC_SLAVE_ADDR_WIDTH 位决定。 7bit 模式下，主机需要在 TX 模式下发送带 START 位的 7bit 地址，最后 1bit 为 R/W 标志。当主机写从机时，寻址完成即可进行数据发送。当主机读从机时，寻址完成后，主机需要改成 RX 模式，然后配置准备接收的数据长度（寄存器 DMA_LEN ），然后对寄存器 CMD_DATA 写任意值启动接收。 10bit 模式下，主机需要在 TX 模式下发送带 START 位的第 1byte 地址（此时 R/W 位为 1 ），接着发送第 2byte 地址，此时如果收到从机的 ACK 信号，则为寻址成功。接下来如果是主机写从机，就可以直接进行数据发送。如果是主机读从机，那么需要主机再次发送带 START 为的第 1byte 地址（此时 R/W 为 1 ），然后切换成 RX 模式，配置寄存器 DMA_LEN ，并且对寄存器 CMD_DATA 写任意值启动读数据。 主机读从机时，从机被寻址成功且收到读标志时，需要切换成 TX 模式，并且往缓冲区中写入要发送的数据。 沈阳芯硕科技有限公司是华大电子专业代理商，有技术问题可咨询芯虎论坛