标签: 信号反射

作者：陈德恒  一博科技高速先生团队成员   欢迎关注微信公众号：一博_看得懂的高速设计     高速先生每周发布两篇原创技术文章。     在上面给大家展示的这张图其实是非常有代表意义的：   这是一个1GHz的信号，上升沿大概在0.1ns左右。大家想到了什么？ 是的，DDR3的时钟信号。   五倍频谐波合成一个波形，上升沿时间为信号周期的十分之一，符合我们一切对信号完整性的预期。   该信号五倍频率处的这个谐波称之为最高次有效谐波，我们前文中说的集总参数与分布参数界限的λ/20，指的就是最高次有效谐波的λ/20。所以一个1GHz的信号（注意这里说的是信号，不是正弦波），通常他的λ/20是60mil。   但是否每个波形的最高次有效谐波都是信号的五倍频呢？并不一定，大家看下面两幅图：     这是两个频率为500MHz的信号，他们周期相等，幅值也相等，但是上升沿不一样。很明显，上升沿较抖的红色信号直到9倍频处还有较为明显的频率分量，而上升沿较缓的蓝色信号在三倍频以后的频率分量就非常少了。   什么时候会出现这种状况呢，不是说好了上升沿时间为信号周期的十分之一吗？   由于工艺的不断更新换代，芯片的die电容不断减小，现在大量的100MHz信号的上升沿达到了0.2ns甚至更少，高速先生不久前就碰到过66MHz的信号反射非常严重的。   同样是因为工艺的原因，按照上升沿时间为信号周期的十分之一计算的话，25Gbps信号的上升时间应为8ps，臣妾做不到啊！所以在802.3bj中，要求的25G信号的上升沿为9.6ps（20%-80%）。而在现在的高速无源链路上只关心到信号中心频率的两倍频处，再高的频率分量由芯片来给你保证了。   为了辅助我们得出最高次有效频率，我们还有这些经验公式：0.35/Tr，0.5/Tr••••••其中Tr单位使用ns的话，得到的频率为GHz，两个公式的区别在于对最高次有效谐波定义的严格与否。   等等！各位看官不要走！如果您觉得这样计算最高次有效谐波的波长再除以二十再跟传输线长度来进行对比来判断是集总参数还是分布参数再去决定是否考虑传输线效应太麻烦的话，这里还有个最简单的：   就是这个了，如果上升时间小于六倍的传输延时，我们需要考虑传输线效应，称之为高速。   最后，让我们来对比一下两种方法算出来的分布参数与高速有何不同，拿我们最开始的DDR3的波形举例： 上升时间Tr为100ps；   高速的临界条件为传输延时为16.6ps；   16.6ps传输的长度为100mil；   100mil为3GHz正弦波的λ/20；   3GHz约等于使用0.35/Tr来算最高次谐波3.5GHz；   如果使用0.5/Tr来算最高次谐波的话，他的最高次谐波为5GHz；   回到文章顶部看我们最开始分享的那张图••••••   其实我们用有效频率的二十分之波长来定义分布/集总参数与用六分之上升时间来定义高速/低速信号是完全一样的东西啊。   耐心看完的朋友们都是英雄，我们下期再虐！     文章最后，大家一起思考这个问题：什么样的信号适合用0.35/tr，什么样的信号适合用0.5/tr呢？为什么？    

作者：陈德恒  一博科技高速先生团队成员     在前文中有不少公式与计算，但其实个人觉得应用工程师要做的是知道趋势，知道影响范围，并不需要精确计算，那是软件干的事情。   最近听到一个理论，说大数据时代，人们只需要知其然，不需要知其所以然。想象一下，当我们要做一个项目时，我们可以轻而易举的知道一些其他类似项目哪些结构成功了哪些结构失败了，我们还需要理论分析干嘛呢？   这句话到底有没有道理大家仁者见仁智者见智，下面我们继续来解决我们的反射问题：Breakout区域有一次阻抗不连续，但走出该区域之后，走线从细变宽，会增加一次反射，那是不是全程按照breakout区域走线会比较好？   首先将问题进行简化，由于本身反射系数不大，第四次反射很小，假设传到RX的信号是最初的信号加上第二次反射的信号。   一段长为X的阻抗不连续，对哪个频率的影响最大呢？当相位差为（2n+1）π/2时，也就是相差二分之一波长的时候（反射一来一回，对应的X为四分之一波长）。   也就是说，当X为100mil时，第一次最大衰减的频点为15GHz，我们从S参数中可以很明显的看出：   当X为300mil时，第一次谐振频率为5GHz：   假设总线长为2000mil，而全部按照breakout区域走线的阻抗去走的话，第一次谐振频率则变成了750MHz，谐振周期为1.5GHz：     回头呼应反射系列文章的第一节，从那几张图中可以知道：   四分之一波长差的损耗为二分之一波长差损耗的30%，二分之一波长差时完全没有了，四分之一波长差时还有70%。   全反射（反射系数为1）时，在谐振频率损耗为100%，谐振频率的损耗跟反射强度有关。   看到这里估计各位看官也明白了，阻抗不连续越长，影响的频率越低。的的确确是因为阻抗不连续较短，反射淹没在上升沿当中了。   根据这套理论，我们很容易去判断设计中的一些细节对整个系统的影响到底有多大，举个例子：   信号速率越来越高是一种趋势，于是各种优化方案也被人们提了出来，这两个可能是近年来开始被大家熟悉的优化方案，加粗反焊盘上的走线或者填补走线附近的参考层，以防止反焊盘上扇出的走线阻抗偏高。可是这到底有多大的影响或者优化呢？   排除一些特殊情况（连接器，板厚较厚需要使用较大过孔等等），这一段在antipad上的走线长度大约为20mil（亲，不要把过孔pad算上哦）。   20mil的第一次谐振频率大约是多少呢？75GHz（四分之一波长）。如果我们按照二十分之一波长（影响不到1%）来算的话，对应的频率也是15GHz。您的信号需要做这样的优化吗？   看完这些之后，相信能帮助大家在工（he）程（ge）师（wan）精（sui）神和工（qiang）匠（po）精(zheng)神中间找到一个平衡点了。   这一节高速先生有给大家准备问题。问：减小反射影响的方法有哪些？  

作者：陈德恒   一博科技高速先生团队成员   欢迎关注纯技术自媒体微信公众号：一博_看得懂的高速设计   问：穷人思维和富人思维有什么区别？   答：我拿到一2.4mm的20层板给它的28G信号通道做优化，将信号安排在最后几层，花了很久的时间在孔径，pad，antipad，taper，孔距，地孔数量上做平衡，在最后为20mil长的stub需不需要背钻做整体评估时，客户拍拍我的肩膀说：“小陈呐，别那么麻烦了，用镭射孔走第三层嘛，过孔短，stub也短”。   真实故事改编，逗大家一乐。   回顾上一期问题，平时大家想到减小反射的方法大多在匹配传输线阻抗，源端串阻，末端端接，进一步的还有容性负载补偿。   除了减小反射本身，是否还有别的方法呢？有，避开谐振点。   下面是一个简单的DDR3时钟一驱四的拓扑，时钟频率为500MHz：   CPU到第一片颗粒长度为1500mil，颗粒与颗粒之间的长度为500mil，这时接收颗粒的波形如下：   拓扑没有没有问题，末端也用匹配电阻上拉了，负载也并不多，为什么裕量那么小？   回想一下前几节说的，500HMz的时钟信号频域分量主要在500MHz，1.5GHz，这几个频率分量的四分之一波长分别为3000mil，1000mil。而我们当前拓扑中两两之间1500mil，500mil的线长很容易就凑成了四分之一波长，谐振最严重的长度。   怎么办呢？我们将CPU到第一片颗粒之间的线长延长至2100mil，颗粒之间线长延长至700mil之后：     整体的裕量变大了，如果再稍微做一些容性负载补偿：   裕量进一步提升。实际操作时只需要在布局时稍微注意一下器件之间的距离，不需要增加成本，也不需要多余的绕线。   高速先生反射系列的文章到这里就结束了，最后总结一下：   •        反射的本质是波的反射，以及不同相位的波之间的叠加。   •        反射影响的严重程度主要是以下两点：   –        1.阻抗不匹配程度，影响谐振幅值。阻抗越不匹配，谐振幅度越大。   –        2.阻抗不匹配长度，影响谐振频率，不匹配长度越长，谐振频率越低。   •        需要根据实际情况分析反射的影响，对症下药。   希望这一系列文章对大家有帮助，欢迎大家提问讨论。  

作者：陈德恒  一博科技高速先生团队成员   欢迎关注微信公众号：一博_看得懂的高速设计     高速先生每周发布两篇原创技术文章。     在上面给大家展示的这张图其实是非常有代表意义的：   这是一个1GHz的信号，上升沿大概在0.1ns左右。大家想到了什么？ 是的，DDR3的时钟信号。   五倍频谐波合成一个波形，上升沿时间为信号周期的十分之一，符合我们一切对信号完整性的预期。   该信号五倍频率处的这个谐波称之为最高次有效谐波，我们前文中说的集总参数与分布参数界限的λ/20，指的就是最高次有效谐波的λ/20。所以一个1GHz的信号（注意这里说的是信号，不是正弦波），通常他的λ/20是60mil。   但是否每个波形的最高次有效谐波都是信号的五倍频呢？并不一定，大家看下面两幅图：     这是两个频率为500MHz的信号，他们周期相等，幅值也相等，但是上升沿不一样。很明显，上升沿较抖的红色信号直到9倍频处还有较为明显的频率分量，而上升沿较缓的蓝色信号在三倍频以后的频率分量就非常少了。   什么时候会出现这种状况呢，不是说好了上升沿时间为信号周期的十分之一吗？   由于工艺的不断更新换代，芯片的die电容不断减小，现在大量的100MHz信号的上升沿达到了0.2ns甚至更少，高速先生不久前就碰到过66MHz的信号反射非常严重的。   同样是因为工艺的原因，按照上升沿时间为信号周期的十分之一计算的话，25Gbps信号的上升时间应为8ps，臣妾做不到啊！所以在802.3bj中，要求的25G信号的上升沿为9.6ps（20%-80%）。而在现在的高速无源链路上只关心到信号中心频率的两倍频处，再高的频率分量由芯片来给你保证了。   为了辅助我们得出最高次有效频率，我们还有这些经验公式：0.35/Tr，0.5/Tr••••••其中Tr单位使用ns的话，得到的频率为GHz，两个公式的区别在于对最高次有效谐波定义的严格与否。   等等！各位看官不要走！如果您觉得这样计算最高次有效谐波的波长再除以二十再跟传输线长度来进行对比来判断是集总参数还是分布参数再去决定是否考虑传输线效应太麻烦的话，这里还有个最简单的：   就是这个了，如果上升时间小于六倍的传输延时，我们需要考虑传输线效应，称之为高速。   最后，让我们来对比一下两种方法算出来的分布参数与高速有何不同，拿我们最开始的DDR3的波形举例： 上升时间Tr为100ps；   高速的临界条件为传输延时为16.6ps；   16.6ps传输的长度为100mil；   100mil为3GHz正弦波的λ/20；   3GHz约等于使用0.35/Tr来算最高次谐波3.5GHz；   如果使用0.5/Tr来算最高次谐波的话，他的最高次谐波为5GHz；   回到文章顶部看我们最开始分享的那张图••••••   其实我们用有效频率的二十分之波长来定义分布/集总参数与用六分之上升时间来定义高速/低速信号是完全一样的东西啊。   耐心看完的朋友们都是英雄，我们下期再虐！     文章最后，大家一起思考这个问题：什么样的信号适合用0.35/tr，什么样的信号适合用0.5/tr呢？为什么？    

信号沿传输线向前传播时，每时每刻都会感受到一个瞬态阻抗，这个阻抗可能是传输线本身的，也可能是中途或末端其他元件的。对于信号来说，它不会区分到底是什么，信号所感受到的只有阻抗。如果信号感受到的阻抗是恒定的，那么他就会正常向前传播，只要感受到的阻抗发生变化，不论是什么引起的（可能是中途遇到的电阻，电容，电感，过孔，PCB转角，接插件），信号都会发生反射。 那么有多少被反射回传输线的起点？衡量信号反射量的重要指标是反射系数，表示反射电压和原传输信号电压的比值。反射系数定义为： 其中： 为变化前的阻抗 ， 为变化后的阻抗。假设PCB线条的特性阻抗为50欧姆，传输过程中遇到一个100欧姆的贴片电阻，暂时不考虑寄生电容电感的影响，把电阻看成理想的纯电阻，那么反射系数为： ，信号有1/3被反射回源端。如果传输信号的电 压是3.3V电压，反射电压就是1.1V。   纯电阻性负载的反射是研究反射现象的基础，阻性负载的变化无非是以下四种情况：阻抗增加有限值、减小有限值、开路（阻抗变为无穷大）、短路（阻抗突然变为0）。 阻抗增加有限值： 反射电压上面的例子已经计算过了。这时，信号反射点处就会有两个电压成分，一部分是从源端传来的3.3V电压，另一部分是在反射电压1.1V，那么反射点处的电压为二者之和，即4.4V。 阻抗减小有限值： 仍按上面的例子，PCB线条的特性阻抗为50欧姆，如果遇到的电阻是30欧姆，则反射系数为 ，反射系数为负值，说明反射电压为负电压，值为   。此时反射点电压为3.3V+（-0.825V）=2.475V。     开路： 开路相当于阻抗无穷大，反射系数按公式计算为1。即反射电压3.3V。反射点处电压为6.6V。可见，在这种极端情况下，反射点处电压翻倍了。 短路： 短路时阻抗为0，电压一定为0。按公式计算反射系数为-1，说明反射电压为-3.3V，因此反射点电压为0。 计算非常简单，重要的是必须知道，由于反射现象的存在，信号传播路径中阻抗发生变化的点，其电压不再是原来传输的电压。这种反射电压会改变信号的波形，从而可能会引起信号完整性问题。这种感性的认识对研究信号完整性及设计电路板非常重要，必须在头脑中建立起这个概念。     于博士讲信号完整性系列 信号完整性(一)：PCB走线中途容性负载反射 信号完整性(二)：接收端容性负载的反射 信号完整性(三)：PCB走线宽度变化产生的反射 信号完整性(四)：信号振铃是怎么产生的 信号完整性(五)：信号反射