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互补场效应晶体管 (CFET) 在 4T 轨道单元设计中优于叉片晶体管，使其成为 1nm 以下逻辑技术节点的极具吸引力的器件架构。 而 imec 在 VLSI 2021 上介绍的叉片器件架构，将纳米片晶体管系列扩展到 1nm 甚至 1nm 以下的逻辑节点。在叉片器件中，由于减小了 n 型和 p 型晶体管之间的间距，因此可以使有效沟道宽度大于传统的全环绕栅极纳米片器件。这将有利于改善晶体管的驱动电流 ( 或直流性能 ) 。此外，更小的 n-p 间距可以进一步降低标准单元高度，逐步将标准单元推向 4T 轨道高度设计，从而使得 4 条单元内部金属线都能适配标准单元高度。 但是对于 4T 单元设计和窄至 16nm 的金属间距来说，即使叉片变得很窄也难以提供所需的性能。这也正是互补 FET 或 CFET 可以发挥作用的地方。 Julien Ryckaert 表示： “ 在 CFET 架构中， nMOS 和 pMOS 器件相互堆叠。堆叠从单元高度角度看消除了 n-p 间距，进一步实现了有效沟道宽度的最大化，进而使驱动电流最大化。还可以借助由此产生的面积增益将轨道高度推至 4T 及以下。 ” 图 1 ：从 FinFET 到纳米片，再到叉片，最后到 CFET 。 两种不同的实现方案：单片和顺序 目前业界正在探索两种可能的集成方案，以实现具有挑战性的 nMOS-pMOS 垂直堆叠：即单片式和顺序式。 单片 CFET 流程从底部沟道的外延生长开始，然后是中间牺牲层的沉积，然后是再是顶部沟道的外延生长。 Naoto Horiguchi 认为： “ 虽然这似乎是构建 CFET 最直接的方法，但处理流程相当复杂。例如，这种堆叠方法会导致垂直结构的纵横比非常高，从而为鳍、栅极、间隔物和源极 / 漏极触点的后续图案处理带来了严峻挑战。 ” 可以使用由几个区块组成的顺序制造流程来制造 CFET 。首先，底层器件被处理直到触点。接下来，利用晶圆对晶圆键合技术，并通过晶圆转移在该层的顶部创建一个较厚的半导体层。然后再集成顶层器件，连接顶栅和底栅。 Julien Ryckaert 指出： “ 从集成的角度来看，这个流程比单片流程更简单，因为底层和顶层器件都可以用传统的 ‘ 二维 ’ 方式进行单独处理。此外，它还为 n 型和 p 型器件提供了集成不同沟道材料的独特可能性。 ” 这两个流程各有自己的优缺点。通过开发模块和集成步骤、量化 PPAC ( 功率、性能、面积、成本 ) 成本效益、简化每个工艺流程的复杂性， Imec 做出了很大的贡献。 PPAC 基准测试：优化的顺序 CFET 是单片 CFET 的有效替代方案 之前，作者对 4T 标准单元设计中的单片 CFET 与顺序 CFET 作出了 PPAC 评估。 Julien Ryckaert 指出：从这个基准来看，与导致有效电容上升的顺序流程相比，使用单片工艺流程制造的 CFET 消耗的面积更少，性能也更高。然而，通过以下三个优化，可以将顺序 CFET 的轨道与单片 CFET 的轨道相提并论。这三个优化为： (1) 自对准的栅极合并 ( 见图 2 中的 v2) ； (2) 省略栅极帽 ( 见图 2 中的 v3) ； (3) 使用混合定向技术，简称 HOT 。 图 2 ：纳米片 (NS) 、叉片 (FS) 和 CFET( 单片和顺序 ) 的栅极横截面示意图。基本顺序型 CFET(=v1) 比单片型 CFET 更宽更高。通过优化流程 ( 包括自对准栅极合并 (v2) 和无栅极帽 (v3)) ，顺序 CFET 在面积消耗方面接近单片 CFET 。 HOT 允许独立的优化顶部和底部器件的晶体取向和应变工程，不会增加工艺流程成本。例如在 n-on-p 配置中，可以在顶部使用具有 取向的硅晶圆，从而为顶部 nMOS 器件提供最高的电子迁移率。而底部的 pMOS 空穴迁移率则受益于 的硅晶圆取向。 “ 尽管单片 CFET 仍然是首选，但顺序工艺流程的独特之处在于它可以利用晶圆取向方面的这种差异。我们的基准测试表明，通过这些优化，对于未来的 4T 轨道设计，顺序 CFET 流程可以成为更复杂的单片 CFET 的有效替代方案， ”Julien Ryckaert 表示。 模块和集成步骤的逐步改进 近年来， imec 报告了在改进单片和顺序 CFET 的模块和集成步骤方面取得的进展。例如其展示了通过优化关键模块步骤实现的单片集成 CFET 架构。 同期， imec 也报告了顺序 CFET 的逐步改进成果。虽然底层和顶层器件可以用传统的 “ 二维 ” 方式分开处理，但晶圆转移带来了特定的挑战。例如，为了避免对底层器件产生任何负面影响，对两层间转移和顶层器件处理都有热预算限制 ( 大约 500℃ 或以下 ) 。这属于顶层器件的栅极堆叠可靠性问题，通常需要 900℃ 量级的热处理。早些时候， imec 展示了保持良好栅极堆叠可靠性的新方法，其中包括对 pMOS 顶部器件进行低温氢等离子体处理。此外， imec 还报告了通过开发无空隙薄键合氧化物工艺在介电晶片键合步骤中的进展。 智能切割层转移：顺序 CFET 的关键构建块 在 A.Vandooren 等人发表的 2022 VLSI 论文中， imec 评估了三种不同的层转移过程。本文研究了各种工艺选项对顶部 ( 绝缘体上完全耗尽型硅 (FD-SOI)) 和底部 ( 体 FinFET) 器件性能的影响。 Naoto Horiguchi 认为： “ 从成本的角度来看，特别有前途的是 SOITEC 的低温智能切割流程，它使用工程化的大块施主晶圆来实现低温下的薄层分割。这种方法的美妙之处在于它允许复用施主晶圆，因而使其成为一种极具成本效益的解决方案。其他两种方法都依赖于通过研磨和硅回蚀去除衬底，不允许重复使用施主晶圆。 ” 图 3 ：无固化或低温固化的 SOITEC 低温智能切割层转移流程示意图。 通过进一步优化，在使用低温智能切割进行概念验证层转移后处理的顶部器件，可以从劣化的电气性能中恢复。 Naoto Horiguchi 表示： “ 由于低温固化未经优化，这些器件的电子迁移率较低。 Soitec 进一步完善了其解决方案，并表明可以通过优化低温固化步骤来恢复迁移率损失，从而提高硅沟道的晶体质量。鉴于这种方法的成本效益，采用新开发工艺条件的智能切割是在顺序 CFET 工艺流程中执行层转移的有效选择。它提供了一个通用流程，支持 CFET 之外的 3D 顺序堆叠应用，例如逻辑存储器或逻辑上逻辑器件的 3D 顺序集成。 ” 图 4 ：低温智能切割层转移方案中，优化和参考 ( 概念验证 ) 工艺对比时的电子有效场迁移率与反转电荷的关系。 图中迹线 B( 紫色 ) 具有更好的迁移性，因为它采用了额外的低温固化步骤。 器件测试结果显示了顶部和底部器件之间良好的电气互连性，这通过功能逆变器链得到了验证。此外，通过集成氢等离子体处理步骤，顶层 pMOS 器件的栅堆叠可靠性得以保持。 图 5 ： 3D 顺序堆叠器件的 TEM 横截面。 “ 需要强调的是，这种架构还不是真正的 CFET 最终实现， ”Naoto Horiguchi 补充道， “ 例如，在设想的顺序 CFET 架构中，底部器件的金属互连层 (M1B) 是不存在的。我们的测试工具主要用于演示作为顺序 CFET 和其他 3D 顺序堆叠实现的关键模块的层转移改进。未来，将继续努力优化集成步骤，完成真正顺序 CFET 的最终实现。 ” 关注公众号“优特美尔商城”，获取更多电子元器件知识、电路讲解、型号资料、电子资讯，欢迎留言讨论。