标签: fpga，数字时钟

       这是两年前开始学习FPGA的时候做的实验，已经好久没有接触FPGA了，板卡也积灰不少了，是时候安排时间重新拾起曾经美好的回忆了。下面是曾经的实验笔记。    本实验是数码管、按键、分频的综合实验，要求：用硬件描述语言verilog设计一个具有时、分、秒计数显示功能，以24小时循环计时的时钟电路，带有一键清零、以及秒、分、时校准的功能。下图是本设计的系统框图： 24小时计时时钟电路是对系统时钟进行分频到1Hz，下面是流程图：                                                 按键控制模块中包括：清零键（clr）、设置键（set）、模式选择键（mode）。当清零键按下，时钟电路清零，数码显示零。设置键跟模式选择一起使用，对电路进行校准。各种模式的状态图如下：   当这些都准备好了，你就开始你的工程吧，下面是整个工程的RTL视图：