标签: 上拉
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USB有 “主设备” 和 “从设备” 之分。 “主设备” 通常写为 “USB HOST”或“USB OTG” ，而“从设备”一般写为“USB DEVICE” 。STM32F103系列的芯片只能做“USB DEVICE” ，STM32F105和STM32F107系列才可以做“USB OTG” 。 USB信号是差分信号， 信号线为D、 D-。 在USB HOST端， D+、 D-各接一个15kohm的下拉电阻。 而在USB DEVICE端，这时就有高速低速设备的区别了。USB1.0、1.1、2.0协议中 都有定义高低速设备以满足不同情况的需求，这些在硬件上的区别就是： 高速设备：D+ 接一个1.5K的上拉电阻，D-不接； 低速设备则相反：这就是为什么板上的USB接口的D+上接一个1.5K的上拉电阻到3.3V的原因。 这样当USB DEVICE插入到USB HOST中时，如果是高速设备，则D+被拉高，D-不 变；低速设备则与之相反。这个上拉过程需要大概2.5us的时间，USB HOST在这个时间 内便检测到了该信号，即可判断有USB DEVICE plug in，和该device的类型，然后开始通讯、枚举等。 所以，USB协议虽然非常复杂，一般人不太好掌握，但USB硬件却是非常简单的：如果是USB HOST，例如PC机，那么在USB接口的D+、D-差分线上都接一个15K电阻到地就可以了；如果是USB DEVICE，例如我们的STM32开发板，那么在USB接口的D+接一个1.5K的上拉电阻到3.3V就可以。 另外，在高速USB传输时，需要考虑信号的完整性问题，即阻抗匹配。 阻抗匹配是指在能量传输时，要求负载阻抗要和传输线的特征阻抗相等，此时的传输不会产生反射，这表明所有能量都被负载吸收了。反之则在传输中有能量损失。下图中的 R55、R56的22欧姆电阻是阻抗匹配电阻。 Buddy Remark: 了解了以上原理，在编程的时候才知道来弄去脉。
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上拉电阻上拉电阻下拉电阻的总结-转载|上拉电阻：||1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最||低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输||出高电平的值。||2、OC门电路必须加上拉电阻，才能使用。||3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。||4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上||拉电阻产生降低输入阻抗，提供泄荷通路。||5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容||限增强抗干扰能力。||6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。||7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，||有效的抑制反射波干扰。||上拉电阻阻值的选择原则包括:||1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。||2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。||3、对……
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上拉电阻本页已使用福昕阅读器进行编辑。福昕软件（Ｃ）２００５－２００７，版权所有，仅供试用。工程师电路设计的左右手！电感的作用一、电感器的定义1.1电感的定义：电感是导线内通过交流电流时，在导线的内部及其周围产生交变磁通，导线的磁通量与生产此磁通的电流之比。当电感中通过直流电流时，其周围只呈现固定的磁力线，不随时间而变化；可是当在线圈中通过交流电流时，其周围将呈现出随时间而变化的磁力线。根据法拉弟电磁感应定律－－－磁生电来分析，变化的磁力线在线圈两端会产生感应电势，此感应电势相当于一个“新电源”。当形成闭合回路时，此感应电势就要产生感应电流。由楞次定律知道感应电流所产生的磁力线总量要力图阻止原来磁力线的变化的。由于原来磁力线变化来源于外加交变电源的变化，故从客观效果看，电感线圈有阻止交流电路中电流变化的特性。电感线圈有与力学中的惯性相类似的特性，在电学上取名为“自感应”，通常在拉开闸刀开关或接通闸刀开关的瞬间，会发生火花，这就是自感现象产生很高的感应电势所造成的。总之，当电感线圈接到交流电源上时，线圈内部的磁力线将随电流的交变而时刻在变化着，致使线圈不断产生电磁感应。这种因线圈本身电流……
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摘要：设计1-Wire网络时，通常需要考虑的一个问题就是确定适当的恢复时间，以确保为寄生供电的1-Wire从器件提供足够的电能。本文分析了确定对供电有严格要求事件所需的1-Wire协议，并提供了不同1-Wire从机数、不同工作电压以及温度条件下的恢复时间计算方法。确定多从机1-Wire网络的恢复时间BernhardLinke,首席技术专家Dec26,2006摘要：设计1-Wire网络时，通常需要考虑的一个问题就是确定适当的恢复时间，以确保为寄生供电的1-Wire从器件提供足够的电能。本文分析了确定对供电有严格要求事件所需的1-Wire协议，并提供了不同1-Wire从机数、不同工作电压以及温度条件下的恢复时间计算方法。引言本应用笔记适用于典型的1-Wire网络，该1-Wire网络由带上拉电阻的1-Wire驱动器(主控制器)和1个或多个1-Wire从机器件组成，如图1所示。大多数1-Wire器件都是寄生供电，这就意味着1-Wire总线同时作为电源线和双向数据线。1-Wire协议规定无通信时进入空闲状况，1-Wire从器件恰好能从总线获取电源。限制1-Wire从器件可用电源数目的临界参数是恢复时间tREC。产品数据资料中规定了tREC的大小，并给出了只在单从机1-Wire网络中有效的读/写波形。图1.1-Wire网络典型框图图2.启动过程的时序图：复位和应答脉冲图2所示为最新1-Wire器件数据资料中给出的复位/在线应答检测周期。恢复时间开始于在线应答脉冲之后，并在下一个时隙的下降沿结束。通常情况下，所选取的tRSTL和tRSTH持续时间相同。标准速率下，tRSTL为480s。在最坏的情况下，tPDH+tPDL为300s，tREC为180s。高速模式下，则上述时间值较短，是标准速率下的1/10，tREC减少至18s。与数据资料规定的tREC最小值相比，留出了一些时间余量以使寄生电源(从机内的一个电容)再充电。因此，只要tRSTL不超过数据资料中的最大极限值，并且寄生电源在tRSTL开始之前达到充电饱和，复位/在线应答检测周期就不……
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摘要：本文介绍了一种基于微控制器的1-Wire®主机接口，适用于小规模、中等规模以及大规模的1-Wire网络。采用精细的阻抗匹配和"智能"(软件控制)强上拉、摆率控制等方法保证网络的可靠工作。本文给出了软件流程图，有助于用户利用任何适当的微控制器产生正确的复位脉冲、在线检测、写“1”、写“0”以及读时隙的1-Wire时序。示波器测试曲线说明了驱动器的时间特性以及远距离通信时传输线的影响。……
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摘要：本文介绍了一种基于微控制器的1-Wire®主机接口，适用于小规模、中等规模以及大规模的1-Wire网络。采用精细的阻抗匹配和"智能"(软件控制)强上拉、摆率控制等方法保证网络的可靠工作。本文给出了软件流程图，有助于用户利用任何适当的微控制器产生正确的复位脉冲、在线检测、写“1”、写“0”以及读时隙的1-Wire时序。示波器测试曲线说明了驱动器的时间特性以及远距离通信时传输线的影响。性能优异的1-Wire网络驱动器BernhardLinke,首席技术专家Aug25,2004摘要：本文介绍了一种基于微控制器的1-Wire主机接口，适用于小规模、中等规模以及大规模的1-Wire网络。采用精细的阻抗匹配和"智能"(软件控制)强上拉、摆率控制等方法保证网络的可靠工作。本文给出了软件流程图，有助于用户利用任何适当的微控制器产生正确的复位脉冲、在线检测、写“1”、写“0”以及读时隙的1-Wire时序。示波器测试曲线说明了驱动器的时间特性以及远距离通信时传输线的影响。简介1-Wire网络的可靠性在很大程度上取决于主机与1-Wire从机器件之间所采用的通信驱动电路的性能。本文介绍了一种1-Wire主机端接口，采用精细的阻抗匹配和"智能"(软件控制)强上拉等方法，保证网络在轻载到重载范围内均能可靠工作，且通信距离可达500m。关于创建可靠的1-Wire网络指南，请参见应用笔记148。电路描述网络驱动器(图1)由下拉部分(Q1，R1，C1，R5)和上拉部分(Q2，R2，C2，R6)组成。晶体管Q3与周围的元件(C4、R7)组成强上拉电路，可为诸如EEPROM、温度传感器等器件提供额外电源。本文没有讨论"强上拉"的功能。任何时候，三个晶体管中最多只有一个处于导通状态；当1-Wire不进行通信("空闲"状态)时，这三个晶体管都不导通。图1.驱动器原理图R4、R1和R3的串联电路提供标准的1-Wire到VCC上拉。在这种电路情况下，总的上拉电阻近似为1kΩ。当1-Wire线空闲时，则线上呈现此阻抗。由于R4与Q1的漏极相连，因此Q1导通时电流会流过该电阻，但不会影响1-Wire总线的低电平电压。1-Wire总线电压升至5V的速度是由R4+R1+R3的电阻值和1-……
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上拉电阻和下拉电阻的总结上拉电阻：1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。2、OC门电路必须加上拉电阻，才能使用。3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：1．驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。3．高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。4．频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟……
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上拉电阻上拉电阻： 当用作输出，所有口线的状态都与SFR锁存位的设置有密切的联系。P0口为低除外。当P0口的一个位写入0时，这个位被拉低。但是对P0口的其中一个位写入1时，这个位呈现高阻，也就是未能连机，不能使用。要想获得1输出，你必须在P0口外加上拉电阻。一般驱动LED的上拉电阻为470Ω，外接逻辑电路的上拉电阻为4.7K。补充：一些口线被作为简单的高电平输入也与SFR锁存位有关。因为P1、P2、P3有内部上拉电阻，可以随意被拉高，拉低。而P0口作为高电平输入时，也会呈现高阻态。写1到po口： P1口具有内部上拉电阻，当端口用作输入时，必须通过指令将端口的位锁存器置1，以关闭输出驱动场效应管，这时P1口的引脚由内部上拉电阻拉为高电平，所以向P1写入1，工作正常。 P0则不同，它没有内部上拉电阻，在驱动场效应管的上方有一个提升场效应管，它只是在对外存储器进行读写操作，用作地址/数据时才起作用，当向位锁存器写入1，使驱动场效应管截止，则引脚浮空，所以写入1而未获得。晶振：现在有许多极好的编译程序能显示代码，在速度和尺寸两方面都是非凡有效的。现代的编绎器非常适应寄存器和变量的使用方面，比手动编译有较好的优越性，甚至在其它常规方面，所以C应是看代码方面最合适的。答1：因为它能够准确地划分成时钟频率，与UART(通用异步接收器/发送器)量常见的波特率相关。特别是较高的波特率(19600，19200)，不管多么古怪的值，这些晶振都是准确，常被使用的。 答2：当定时器1被用作波特率发生器时，波特率工作于方式1和方式3是由定时器1的溢出率和SMOD的值(PCON.7------双倍速波特率)决定： 方式1、3波特率=[pic](定时器1的溢出率) 特殊时，定时器被设在自动重袋模式(模式2，TMOD的高四位为0100……
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上拉电阻与下拉电阻的总结基础知识]上拉电阻与下拉电阻的总结|||||||上拉电阻：||1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5||V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。||2、OC门电路必须加上拉电阻，才能使用。||3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。||4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入||阻抗，提供泄荷通路。||5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。||6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。||7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑……
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上拉电阻下拉电阻上拉电阻下拉电阻的总结上拉电阻：[52RD.com]1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。[52RD.com]2、OC门电路必须加上拉电阻，才能使用。[52RD.com]3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。[52RD.com]4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。[52RD.com]5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。[52RD.com]6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。[52RD.com]7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。[52RD.com]上拉电阻阻值的选择原则包括:[52RD.com]1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。[52RD.com]2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。[52RD.com]3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑[52RD.com]以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理[52RD.com]对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：[52RD.com]1．驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。[52RD.com]2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向……
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rrr上拉电阻下拉电阻的总结上拉电阻下拉电阻的总结上拉电阻：[52RD.com]1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。[52RD.com]2、OC门电路必须加上拉电阻，才能使用。[52RD.com]3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。[52RD.com]4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。[52RD.com]5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。[52RD.com]6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。[52RD.com]7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。[52RD.com]上拉电阻阻值的选择原则包括:[52RD.com]1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。[52RD.com]2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。[52RD.com]3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑[52RD.com]以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理[52RD.com]对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：[52RD.com]1．驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。[52RD.com]2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下……
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上拉电阻和下拉电阻的作用上拉电阻和下拉电阻的作用.txt上拉电阻下拉电阻的总结上拉电阻：1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V）,这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。2、OC门电路必须加上拉电阻,才能使用。3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。4、在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要考虑以下几个因素：1．驱动能力与功耗的平衡。以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗越大,设计是应注意两者之间的均衡。2．下级电路的驱动需求。同样以上拉电阻为例,当输出高电平时,开关管断开,上拉电阻应适当选择以能够向下级电路提供足够的电流。3．高低电平的设定。不同电路的高低电平的门槛电平会有不同,电阻应适当设定以确保能输出正确的电平。以上拉电阻为例,当输出低电平时,开关管导通,上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。4．频率特性。以上拉电阻为例,上拉电阻和开关管漏源级之间……
