标签: fpga,逻辑设计

        校招未至，社招先行。网投了几家公司，基本都有回复，算是多一些机会吧。几天忙在笔试与面试中，说实话，社招公司对项目经历更看重，相应能力要求就更高。但面试输不在气场，人总要尝试，只要能力在你。         这几天学校的毕业设计也下来了，原本打算将之前比赛的外差式频谱仪设计弄上去，毕竟论文有现成的，再多点字数应该就没问题了。但老师以“创新”为理由希望我重新选题。于是我萌发着学以致用，做FPGA的相关设计，这对自己来说也是一种提高。只是对于选题方案还没有头绪，毕竟我不擅“创意”，可能学习中的“模仿”更多吧。每年的毕业设计，总有许多的基于单片机的温度采集、数码液晶显示、数字钟材料等供大家选择，大家都在忙实习工作，毕业设计也就60分OK。少数学生为了自身能力提高或迫于老师的期望，设计就变得新颖许多了。我该属于哪一类不重要，重要的是我做了什么。         我又把数电拾掇起来，在Quartus13.1上做了一些基本的逻辑验证。依照书本，在熟悉语法的情况下这些设计变得很简单，目的在于语法的练习、Quartus开发坏境的熟悉，以及ModelSim的仿真软件的调用。在ModelSim中我能切实看到我的硬件描述过程，特别是后仿真中的电路延迟、毛刺很细腻地反映出板级可能出现的真实状况。         我做了一些简单组合、时序逻辑，编写testbench测试激励并在ModelSim上做了验证。这些语句的描述过程比较简单，不加赘述。接着在现有的板子上做了一些单片机的功能，led、数码管、蜂鸣等操作，说简单就是练手时钟分频罢了，区别于控制引脚的分配，时间也不会花费多少。在设计与验证中我比较在意的细节是wire/reg型的使用，以及阻塞、非阻塞赋值。由此引出assgin、always、initial语句的使用差异。与我常常疑惑我输入输出就那么几个端口，为什么又多出一个reg cnt用于分频计数，多了两个reg型变量捕捉数据用于脉冲边沿检测。这些好奇都是来源于陌生，习惯就好，我觉得凡是总有一个过程。         我之前有萌发做核心板的想法，老师不建议我这样做，也许是我“急于求成”了。我有现成的板子，所以他建议我先在上面学习资源，做几个项目练练手再画板不迟，在深入学习FPGA后再制板对电路的设计会有属于自己的理解。毕竟画板比学习一门技术简单太多，内在才是美好。         我在网上看到许多优秀的学者在FPGA方面的学习分享，这是一种财富，我感谢他们为我的学习提供宝贵建议。有人说别人的学习之路可以让自己少走弯路，节约时间，提高学习效率。可我也不能总站在巨人肩上，效仿不过是一种取舍适中。有时候我走弯路不一定是坏事，这也许会让我的体验意味深长。创新，源于别人所不想，而这正是我所欠缺的。 （备注：我会在智慧科技（优先）、EDN、电子产品世界更新内容，信息不涉及商业用途。）