标签: 高速ADC

ADC(Analog-to-Digital Converter,模拟-数字转换器)在硬件电路中是经常见到的器件，音频信号的采集、温度的采集等等，凡是涉及到模拟信号转数字信号的电路，都会用到ADC。 ADC的种类很多，有积分型的、逐次比较型的、SAR型的等等，各有各的优缺点及用途。一般根据实际的项目需求来选择ADC型号。 ADC有一个重要参数就是位宽，什么8位的、12位的、16位的，这其实就是ADC的分辨率，最小能分辨的输入电压大小。假设ADC的位宽为8位，参考电压为5V，最小分辨率为：（1/256*5V）=0.0195V=19.5mV。如果实际项目需要对mV级别的模拟信号进行采集，那么8位的ADC满足不了需求，这个时候需要找更高位的ADC。 在实际的设计中，一个8位的ADC，其有效位并没有8位。由于芯片生产工艺的原因、电路设计的原因、电路板布局的原因等等，在这些因素的影响下，一个8位的ADC，其最后的2-3位是波动的，这个时候最后的2-3位是没有意义的，所以一个8位的ADC真正用到的只有高5-6位。 ADC还有一个常用的参数是采样率，采样率即一秒所能采的点的个数。在这里涉及到一个知识点：采样定律，根据内奎斯特采样定律可知，当采样频率大于等于两倍的输入信号的频率时，可从采集到的数据中恢复出原始信号。但是在实际的应用中，对一个正弦波进行采样时，采样频率至少是输入信号的10倍，这样可以采集到一个完整周期的正弦波信号。 ADC的指标还有好多，比如参考电压、带宽、精度等等，剩下的大家再细细研究哈，这里小编就不一一讲解了~~~~ 下面我们来看看今天的主要内容 这是今天用到的ADC采集电路，从图中可以看出，ADC采集芯片为TLC5540，且其输出为8根数据线，或者也可以说是并行输出。 还是和之前一样，找TLC5540的数据手册，根据数据手册进行FPGA编程。 TLC5540是一个8位的高速ADC，其最大采样率为40MHz。 这是TLC5540芯片的时序，从图中可以看出，当OE(输出使能)=0时，在时钟的下降沿，可得到一个8位的数据，这个数据就是输入的模拟电压转化之后对应的数字量。 下面我们根据这两幅图进行FPGA的编程，在FPGA电路板中，系统时钟为50M，我们将其2分频为25M作为ADC的采样时钟。这个时候根据上面提到的采样率至少为输入信号频率的10倍原则，所以输入信号的最大频率为2.5MHz的正弦波。 对代码进行全局综合编译之后，开始分配引脚，引脚分配结束之后，我们今天使用Quartus ii的另一种工具：SignalTap II Logic Analysis，即Altera公司的一款内置逻辑分析仪，通过该功能，我们可以得到FPGA硬件运行的实际效果。但是它也有一个弊端，需要消耗FPGA的逻辑单元。 点开之后，会出现下图所示的界面，该界面中红色框标注的是比较重要的部分。 1，硬件仿真器 2，需要添加的触发信号，一般以系统时钟为触发信号 3，需要观察的信号，将自己所需的信号添加即可 以上三步设置完毕之后，保存，然后退出该界面，再次进行全局编译，编译无误之后，将程序下载入FPGA中，下载完成之后，再次打开该界面，然后点击手动运行图标，便可观察到FPGA实际运行的时序效果图。 第一张图的输入信号频率为2.5MHz，第二张图的输入信号频率为1MHz，第三章图的输入信号频率为100kHz。从以上三张图中可以看出，输入信号的频率越小，一个输入信号周期内采集的数据越多，波形越完整，也就是越逼近与实际波形。 更多详细内容，请大家关注微信号公众号“xiaomage_group”查看哟~~~~

高速设计往往易被忽视或者相当重要。系统电路板布局已成为设计本身的一个主要组成部分，因此，我们必须了解影响高速信号链路设计性能的机制。 尽管身为工程师，但我们也很可能“制造”较多麻烦。因此，切忌过分挑剔而使CAD工程师陷入设计困境，这并不能给性能带来任何改善。 不要忘记裸露焊盘 裸露焊盘有时会被忽视，而它对充分发挥信号链路性能和帮助器件散热却非常重要。裸露焊盘在ADI公司我们通常称之为引脚0，是目前大多数器件下方的焊盘。它是一个重要的接点，一般芯片的所有内部接地都是通过它而连接到器件下方的中心点。 您是否已注意到目前有许多转换器和放大器都缺少接地引脚？裸露焊盘就是其原因所在。关键是要将此引脚妥善固定(即焊接)到印刷电路板(PCB)，而实现鲁棒的电气和热连接，否则，系统设计可能遭到各种破坏。 利用裸露焊盘实现最佳电气和热连接基本分为三个步骤。首先，在可能的情况下，在PCB的各层上都复制裸露焊盘，这将为所有接地和接地层提供较厚的热连接而实现快速散热。 此步骤与大功率器件和具有多通道的应用相关。在电气方面，这将为所有接地层提供良好的等电位连接。您甚至还可以在底层复制裸露焊盘(图1)，这可作为去耦用热风焊盘接地点和安装底侧散热器的位置。 其次，将裸露焊盘分割成棋盘似的多个相同部分。这可以通过两种方式实现：在敞开的裸露焊盘上使用丝网印刷交叉阴影线或者阻焊膜。此步骤可以确保器件与PCB之间的鲁棒连接。在回流焊组装工艺中，无法确定焊锡膏如何流动并最终将器件连接到PCB。 出现的问题是,连接可能存在但分布却不均匀。可能仅仅得到一个连接并且连接很小，或者更糟糕的是，此连接位于拐角处。将裸露焊盘分割成较小部分,能够确保每个区域都有一个连接点，从而实现更鲁棒的、均匀连接的裸露焊盘(图2和图3)。 最后，应当确保各部分都有过孔连接到地。各区域通常都很大，足以放置多个过孔。组装之前，务必用焊锡膏或者环氧树脂填充每个过孔，这一步非常重要，可以确保裸露焊盘焊锡膏不会回流到这些过孔空洞中，而降低正确连接的机率。 《电子设计技术》网站版权所有，谢绝转载 去耦和平面电容 有时我们会忽略使用去耦的目的，而仅仅在电路板上分散许多数值的电容，使较低阻抗的电源连接到地。但问题依然存在：到底需要多少电容？ 许多文献表示，应使用多个电容和多个数值来降低输电系统(PDS)的阻抗，但这并非完全正确。事实上，仅需选择正确数值和正确“种类”的电容，就能降低PDS的阻抗。 比如我们要设计10mΩ的参考平面，如果在系统电路板上使用多个电容值，便可降低在500MHz频率范围内的阻抗，如图4中的红色曲线所示。 图4：标准的去耦电容可以帮助降低高达500MHz的PDS阻抗，而频率超过500MHz时则由平面电容解决。了解所用电容可以降低设计中所用电容的数量和类型。 然而，让我们再看一下绿色曲线，其在同样的设计上仅使用了0.1μF和10μF两种电容。这证明了如果使用恰当的电容，则不需要采用如此多的电容值。这也有助于节省布局和物料清单(BOM)成本。 然而，并非所有的电容“生来平等”，即使来源于同一供应商，其工艺、尺寸和样式也有差别。如果未使用正确的电容，则不论是采用多个电容还是采用几种不同类型的电容，其结果都会给PDS带来反作用。 放置电容或者使用不同的电容工艺和型号都有可能形成电感环路，它们将对系统内的频率做出不同响应以及彼此之间发生谐振(图5)。 了解系统所用电容类型的频率响应非常重要。随便选用电容会让设计低阻抗PDS系统的努力付诸东流。 要设计出合格的PDS，需要使用各种电容(再见图4)。PCB上使用的典型电容值只能将直流或者接近直流的约500MHz频率范围内的阻抗降低。在500MHz以上时，电容将由PCB形成的内部电容决定。电源平面和接地平面是否叠置得足够紧密？ 为此，请设计一个支持较大平面电容的PCB层叠结构。例如，六层堆叠结构可能包含顶部信号层、第一接地层、第一电源层、第二电源层、第二接地层和底部信号层。规定第一接地层和第一电源层在层叠结构中彼此靠近。将这两层的间距设定为2~4mil，将形成一个固有的高频平面电容。 此电容的最大优点在于它免费，您只需要在PCB制造笔记中进行说明即可。如果必须分割电源平面，并在同一平面上具有多个VDD电源轨，则应使用尽可能大的电源平面。不要留下空洞，同时还应注意敏感电路。这将使该VDD平面的电容达到最大。 如果设计允许存在额外的层(本例中由六层变为八层)，则应将两个额外的接地平面放在第一和第二电源平面之间。在核心间距同样为2~3mil的情况下，层叠结构的固有电容将会加倍(图6)。此结构更易于设计，然后，可添加更多分立高频电容以保持低阻抗。 图6：通过设计具有邻近电源平面和地平面的PCB堆叠结构，可在PCB中得到高频电容。这将在较高频率下满足较低阻抗。 《电子设计技术》网站版权所有，谢绝转载 对于PDS而言，将响应电源电流需求时出现的电压纹波降至最低非常重要，但这点却常被忽略。所有电路都需要电流，有些电路需求量较大，有些电路则需要以较快的速率提供电流。采用充分去耦的低阻抗电源或接地平面以及良好的PCB层叠，可以将因电路电流需求而产生的电压纹波降至最低。 根据使用的去耦策略，如果系统设计的开关电流为1A且PDS的阻抗为10mΩ，则最大电压纹波为10mV。计算公式很简单：V=IR。 凭借完美的PCB堆叠，便可覆盖高频范围，同时，在电源平面的起始入口点和大功率或浪涌电流器件周围使用传统去耦，便可覆盖低频范围(500MHz)。这将确保PDS阻抗在整个频率范围内均为最低。 没有必要在各处都布置电容，也没有必要为了把电容布置在正对着每个IC的位置，而破坏所有的制造规则。如果需要采用这种过激的措施，则说明电路中存在其它问题。 平面耦合 一些布局不可避免地具有重叠电路平面(图7)。有些情况下可能是敏感的模拟平面(无论是电源、接地还是信号)，下一层则是高噪声的数字平面。大多数设计人员认为这无关紧要，因为该平面位于另一层。因此，我们来做一个简单测试。 以某一层为例，在任一平面上注入信号。现在将与该相邻层交叉耦合的另一层连接至频谱分析仪。可以看到有多少信号耦合到了相邻层吧？即使两者间距为40mil，在某种意义上它却仍是电容，因此，在某些频率下仍会耦合信号至相邻平面(图8)。 图8：高频处，标准FR4材料上的层间耦合可能无处不在(40~60dB)，请注意隔离。对于特定设计可能足够，但隔离应视应用而定。 举例来说，某层上的高噪声数字平面具有高速开关的1V信号，这意味着，另一层上将会“看到”1mV的耦合(约60dB的隔离)。对具有2Vp-p满量程摆幅的12位模拟数字转换器(ADC)，这是2个最低有效位(LSB)的耦合。对于特定系统而言，这可能不成问题，但应注意，如果提升2位(从12位增至14位)，灵敏度只会提高四倍，即8个LSB。 忽略这种平面间耦合，很可能使系统失效，或者影响设计性能。这里必须指出的是，两个平面间存在的耦合可能超出想象。 在感兴趣的频谱内发现噪声耦合时应注意这一点。有时布局决定了非预期信号或是平面将被交叉耦合到不同的层，在调试敏感系统时请记住这一点。该问题可能出现在下面一层。 《电子设计技术》网站版权所有，谢绝转载 分离地 全球模拟信号链设计人员最常提出的问题是，使用ADC时是否应该将地平面分离成AGND和DGND地平面？简单回答是：视情况而定。 详细回答则是：通常不分离。在大多数情况下，盲目分离地平面只会增加返回电流的电感，因此，它所带来的坏处大于好处。还记得公式V=L(di/dt)吗？随着电感增加，电压噪声会提高。 随着电感增加，您一直努力降低的PDS阻抗也会增加。随着增加ADC采样速率的需求继续增长，增加开关电流的方法却只有这些。因此，除非有理由分离地平面，否则请保持这些接地连接。 关键是电路合理分割，这样就不必分离地平面(图9)。请注意，如果布局允许将各电路保持在各自区域内，便无需分离地平面。如此分割可以提供星型接地，因此，可将返回电流局限在特定的电路部分。例如，受尺寸限制的影响而使得电路板无法实现良好布局分割的情况。这可能是为了符合传统设计或尺寸要求而必须将恶劣的总线电源或高噪声的数字电路放在特定区域的缘故。这种情况下，分离地平面是实现良好性能的关键。 图9：对于每一应用地平面分离可能并无必要，因为鲁棒的高速设计建立在固态PCB电路分区周围而将电流局限在特定区域。 然而，为使整体设计有效，还必须在电路板的某个地方用一个电桥或是连接点将这些地连接在一起。因此，应将连接点均匀地分布在分离的地平面上。 最终，PCB上的连接点往往成为使返回电流通过，而不会导致性能降低或者强行将返回电流耦合至敏感电路的最佳位置。如果此连接点位于转换器附近或下方，则根本无需分离接地。 本文小结 由于关于最佳布局的评论太多，所以在布局上的考虑总是令人困惑。技术和原则一直是ADI“设计文化”的一部分。在工程师倾向于借鉴以往设计经验的同时，产品的上市压力也使设计人员不愿去更改或是尝试新事物。他们拘泥于风险权衡，直至系统内出现了重大问题。 在评估板、模块和系统层面，简单的单一接地适合于所有情况。良好的电路分割才是关键，这也将影响到平面和相邻层的布局。请注意，如果敏感平面在高噪声数字平面之上，则有可能发生交叉耦合。 组装也是重要因素。提供给PCB车间或组装车间的制造笔记应善加利用，从而确保IC裸露焊盘和PCB之间具有可靠连接。因组装不良而导致的系统性能欠佳不计其数。 不过，靠近电源平面入口点和转换器VDD引脚的去耦总是有利的。对于增加的、固有高频去耦，应利用4密尔(mil)或间距更小的紧密电源平面和地平面。此方法不会带来额外成本，只需花五分钟更新PCB制造笔记。 在设计高速、高分辨率转换器布局时，无法照顾到所有的具体特性。每一应用各不相同，有的甚至更为独特。不过，上述关键点却可以帮助设计人员加深对未来系统设计的理解。 《电子设计技术》网站版权所有，谢绝转载

在消费、医疗、汽车甚至工业领域，越来越多的电子产品利用高速信号技术来进行数据和语音通信、音频和成像应用。尽管这些应用类别处理的信号具有不同带宽，且相应使用不同的转换器架构，但比较候选ADC（模数转换器）及评估具体实施性能时，这些应用具有某些共同特性。具体而言，从事这些不同应用类别的设计师需要考虑许多常见的转换器交流性能特征，这些特征可能决定系统的性能限制。 量化 所有ADC 接收在时间和幅度上连续的输入信号，并输出量化的离散时间样本。ADC 的双重功能（量化和采样）提供从模拟到数字信号域的有效转换，但每种功能对转换器交流性能均有影响。 由于数字转换器用于分析连续输入信号的代码数量有限，其输出会在锯齿波形上产生误差函数。锯齿边沿对应于ADC 的码字跃迁。 为了测量量化误差的最佳情况下的噪声作用，假设将满量程正弦波输入完美数字转换器： 其中q 是LSB 的大小，N 是位数。该波形的均方根幅度即为幅度除以2 的平方根。 均方根量化噪声为 均方根满量程信号与均方根量化噪声之比为ADC 提供了理想SNR，可用分贝表示： （公式1） 请记住，该公式给出的是N 位转换器的理论限制。真实量化器无法达到这一性能水平，同时真实转换器还有其他噪声源，但这一数字可以作为判断候选ADC 的参考。 采样 在采样器特性中，最为人熟悉的是在大于采样速率一半的频率(f s /2)下混叠信号能量的特性。这一半采样速率限制称为奈奎斯特频率，用于将频谱分割为大小相等的区段，即奈奎斯特区。第一奈奎斯特区范围从DC 至f s /2。第二奈奎斯特区占据f s /2 至f s 之间的频谱，依此类推。 现实中，采样器混叠所有奈奎斯特区上的信号。例如，频率f a 下的基带信号镜像呈现为f s ± f a 、2f s ± f a ，依此类推（图1a）。同样，出现在采样频率附近的信号将向下混叠至第一奈奎斯特区。该信号的镜像也将出现在第三及第四奈奎斯特区内（图1b）。因此输入信号能量不在所需奈奎斯特区内的采样器在混叠作用下将产生该信号在所需奎斯特区内的镜像。 显示为f a （图1b）的带外信号能量不一定来自预期信号源。相反，该能量可能源自噪声源、带外干扰源或采用预期输入信号工作的电路元件产生的失真积。当为您的应用决定必要的失真性能时，这是一项重要的考虑因素。 图1：采样器导致基带信号f a 的镜像）与采样频率f s 及其谐波(A)出现偏移。频谱偏移等于±f a 。出现在采样速率附近的信号、噪声和干扰频谱向下混叠至基带(B)内。镜像也将出现在较高奈奎斯特区内。 通过在信号链内采样器输入之前加入基带抗混叠滤波器，可以减小采样器可用的带外信号能量。虽然理论上可以仅在需要数字化的最高频率到达两倍时采样，模拟域内不存在所谓的砖墙式滤波器，即零过渡带的滤波器。过采样，即在大于2fs 的频率下采样，为抗混叠滤波器过渡带提供一些频谱空间。 如果ADC 量化噪声与交流输入信号无关，则噪声分布于第一奈奎斯特区中。在这种情况下，过采样还会通过加宽奈奎斯特区减少有效量化噪声，从而在采样速率每次加倍时将SNR（信噪比）增加3 dB。这相当于具有固定通带的抗混叠滤波器。如果进行充分过采样，抗混叠滤波器可削弱带外信号成分，使其混叠镜像保持在本底噪声以下。 应注意，如果输入信号锁定在采样频率的整数约数处，量化噪声将不再表现为奈奎斯特区中的均匀能量分布。这种情况下，量化噪声将表现为关于信号谐波的群集。为此，在选择采样速率时，应仔细考虑应用信号的频谱特性。 SINAD 和ENOB 如果失真积和带外频谱成分混叠无法保持在本底噪声以下，则会形成SINAD（信号-噪声和失真比）。转换器在输入信号额定条件下将以dB 表示SINAD。转换器ENOB（有效位数）可能是ADC 最常提到的交流规格，它便是以位而非dB表示的SINAD： （公式2） 如果失真积和混叠信号能量保持在本底噪声以下，则SINAD= SNR。在此情况下，公式2 只是公式1 对N 求解的调整形式。更常见的情况是SINAD SNR。由于转换器SINAD 取决于工作和信号条件，目标应用可实现的SINAD（以及相应的ENOB）取决于如何驱动ADC。 尽管ENOB 常被提及，但它不足以描述高速转换器的性能。众所周知高速转换器拥有多个参数，单个数字不可能囊括整张规格表的描述内容。只要不过度依赖ENOB 的重要性，该数字是比较候选转换器的合理起点。 SINAD 对频率特性曲线更有价值，许多高速转换器会将其呈现在数据手册内（图2）。该曲线至少让您可以针对应用所需频率鉴别典型性能，而不局限于转换器制造商为数据手册规格表选定的频率点。 图2：虽然ENOB 提供了候选高速ADC 间的有用（尽管较粗略）对比，实际上描述SINAD 相对频率的特性曲线才能更深入地了解转换器性能。 孔径抖动噪声 得出上述公式1 的量化噪声讨论是以理想数字转换器为前提，其中假设了无噪声信号和时钟源。在真实电路中，信号到达ADC 输入端时，已经含有先前信号处理阶段带来的噪声和失真积。噪声成分通常与量化噪声无关，因此会加入平方根之和： 其中e n(i) 是来自起作用源的噪声，作用源处于由m 个不相关源组成的系统内。 起作用噪声源之一来自采样时钟边沿时序的不确定性，产生孔径抖动噪声。可以说，该噪声得出采样器正在针对移动目标捕捉交流信号的事实。采样边沿时序的变化导致采样器捕捉幅度的统计分布，即噪声（图3）。信号频率越高，信号斜率或压摆率越大，因此边沿时序既定变化导致的幅度误差越大。这样，既定孔径抖动量的效果便取决于信号频率。 图3：孔径抖动（采样时间上的不确定性）产生噪声幅度，由于抖动时间内的信号压摆，该幅度取决于信号频率。 由孔径抖动引起的SNR 为 （公式3） 其中f 是信号频率，t j 是均方根孔径抖动。通常在挑选ADC时，问题在于目标应用在既定频率信号的SNR 要求下可以容忍的最大幅度抖动。整理公式3 得出 （公式4） 请注意，除了转换器内的抖动源外，您的应用电路内也有抖动源。因此，电路实现的净性能与转换器选择和设计其他方面（通常是时钟产生电路和电路板布局）的品质都有关系。 为了解抖动影响既定ENOB 最大信号频率的程度，可分别来看1 ps 和2 ps 抖动噪声远超其他性能限制参数的两个系统。整理公式4，我们可以针对既定抖动计算产生指定ENOB（或SNR）的最大信号频率。 表1. 对比抖动时间相差两倍的系统 失真积 信号链内的非线性造成了许多失真积，通常是HD2（第二谐波失真）、HD3（第三谐波失真）、IMD2（二阶交调失真）和IMD3（三阶交调失真）。线性电路内的失真倾向于随信号接近有源元件线性工作范围的极限而逐渐增加。在代码空间突然结束的ADC 内则不是这样。 因此，重要的是输入跨度内有足够的范围容纳您要进行低失真量化的预期输入幅度，特别是在处理复杂宽带信号时。最终，选择标称输入幅度是为了平衡信号跨度余量，避免限制优化SNR 的需要。 顾名思义，谐波失真会产生数倍于信号频率的信号伪像。相比之下，交调失真源自包含两个或两个以上频率信号（事实上是任何复杂波形）的信号处理非线性，从而产生输入频率之和或差。 在窄带应用中，严格调谐的抗混叠滤波器可削弱某些谐波失真积，甚至IMD2 的加性分量（图4）。另一方面，出现在2f 2 - f 1 和2f 1 - f 2 的IMD3 减性分量由于可出现在信号频谱内而较为不利。 图4：5 MHz 和6 MHz 双音输入信号说明了HD2（10 MHz 和12 MHz 下）、HD3（15 MHz 和18 MHz 下）、IMD（1 MHz和11 MHz 下）和IMD3（4 MHz 和7 Mhz 下）。其中，IMD3 积由于接近源信号，最难通过抗混叠滤波器削弱。 无杂散动态范围(SFDR) SFDR（无杂散动态范围）衡量的只是相对于转换器满量程范围(dBFS)或输入信号电平(dBc)的最差频谱伪像。比较ADC时，请务必确定两种基准电平以及工作和信号条件。在数据手册规格间直接进行比较需要基准和信号相匹配（图5）。 图5：转换器制造商可以就转换器满量程(dBFS)或具体输入信号幅度(dBc)规定SFDR 性能。在进行数值对比前，请确保候选转换器是以相似方式进行性能规定的。 虽然SFDR 表现为转换器规格表内的数值，该测量值本身只是采样速率、信号幅度、信号频率和共模工作点的参数。只有考察候选转换器的特性曲线，才能深入了解转换器在近似于目标应用的工作和信号条件下的性能。

高速设计往往易被忽视或者相当重要。系统电路板布局已成为设计本身的一个主要组成部分，因此，我们必须了解影响高速信号链路设计性能的机制。 尽管身为工程师，但我们也很可能“制造”较多麻烦。因此，切忌过分挑剔而使CAD工程师陷入设计困境，这并不能给性能带来任何改善。 不要忘记裸露焊盘 裸露焊盘有时会被忽视，而它对充分发挥信号链路性能和帮助器件散热却非常重要。裸露焊盘在ADI公司我们通常称之为引脚0，是目前大多数器件下方的焊盘。它是一个重要的接点，一般芯片的所有内部接地都是通过它而连接到器件下方的中心点。 您是否已注意到目前有许多转换器和放大器都缺少接地引脚？裸露焊盘就是其原因所在。关键是要将此引脚妥善固定(即焊接)到印刷电路板(PCB)，而实现鲁棒的电气和热连接，否则，系统设计可能遭到各种破坏。 利用裸露焊盘实现最佳电气和热连接基本分为三个步骤。首先，在可能的情况下，在PCB的各层上都复制裸露焊盘，这将为所有接地和接地层提供较厚的热连接而实现快速散热。 此步骤与大功率器件和具有多通道的应用相关。在电气方面，这将为所有接地层提供良好的等电位连接。您甚至还可以在底层复制裸露焊盘(图1)，这可作为去耦用热风焊盘接地点和安装底侧散热器的位置。 其次，将裸露焊盘分割成棋盘似的多个相同部分。这可以通过两种方式实现：在敞开的裸露焊盘上使用丝网印刷交叉阴影线或者阻焊膜。此步骤可以确保器件与PCB之间的鲁棒连接。在回流焊组装工艺中，无法确定焊锡膏如何流动并最终将器件连接到PCB。 出现的问题是,连接可能存在但分布却不均匀。可能仅仅得到一个连接并且连接很小，或者更糟糕的是，此连接位于拐角处。将裸露焊盘分割成较小部分,能够确保每个区域都有一个连接点，从而实现更鲁棒的、均匀连接的裸露焊盘(图2和图3)。 最后，应当确保各部分都有过孔连接到地。各区域通常都很大，足以放置多个过孔。组装之前，务必用焊锡膏或者环氧树脂填充每个过孔，这一步非常重要，可以确保裸露焊盘焊锡膏不会回流到这些过孔空洞中，而降低正确连接的机率。 《电子设计技术》网站版权所有，谢绝转载 去耦和平面电容 有时我们会忽略使用去耦的目的，而仅仅在电路板上分散许多数值的电容，使较低阻抗的电源连接到地。但问题依然存在：到底需要多少电容？ 许多文献表示，应使用多个电容和多个数值来降低输电系统(PDS)的阻抗，但这并非完全正确。事实上，仅需选择正确数值和正确“种类”的电容，就能降低PDS的阻抗。 比如我们要设计10mΩ的参考平面，如果在系统电路板上使用多个电容值，便可降低在500MHz频率范围内的阻抗，如图4中的红色曲线所示。 图4：标准的去耦电容可以帮助降低高达500MHz的PDS阻抗，而频率超过500MHz时则由平面电容解决。了解所用电容可以降低设计中所用电容的数量和类型。 然而，让我们再看一下绿色曲线，其在同样的设计上仅使用了0.1μF和10μF两种电容。这证明了如果使用恰当的电容，则不需要采用如此多的电容值。这也有助于节省布局和物料清单(BOM)成本。 然而，并非所有的电容“生来平等”，即使来源于同一供应商，其工艺、尺寸和样式也有差别。如果未使用正确的电容，则不论是采用多个电容还是采用几种不同类型的电容，其结果都会给PDS带来反作用。 放置电容或者使用不同的电容工艺和型号都有可能形成电感环路，它们将对系统内的频率做出不同响应以及彼此之间发生谐振(图5)。 了解系统所用电容类型的频率响应非常重要。随便选用电容会让设计低阻抗PDS系统的努力付诸东流。 要设计出合格的PDS，需要使用各种电容(再见图4)。PCB上使用的典型电容值只能将直流或者接近直流的约500MHz频率范围内的阻抗降低。在500MHz以上时，电容将由PCB形成的内部电容决定。电源平面和接地平面是否叠置得足够紧密？ 为此，请设计一个支持较大平面电容的PCB层叠结构。例如，六层堆叠结构可能包含顶部信号层、第一接地层、第一电源层、第二电源层、第二接地层和底部信号层。规定第一接地层和第一电源层在层叠结构中彼此靠近。将这两层的间距设定为2~4mil，将形成一个固有的高频平面电容。 此电容的最大优点在于它免费，您只需要在PCB制造笔记中进行说明即可。如果必须分割电源平面，并在同一平面上具有多个VDD电源轨，则应使用尽可能大的电源平面。不要留下空洞，同时还应注意敏感电路。这将使该VDD平面的电容达到最大。 如果设计允许存在额外的层(本例中由六层变为八层)，则应将两个额外的接地平面放在第一和第二电源平面之间。在核心间距同样为2~3mil的情况下，层叠结构的固有电容将会加倍(图6)。此结构更易于设计，然后，可添加更多分立高频电容以保持低阻抗。 图6：通过设计具有邻近电源平面和地平面的PCB堆叠结构，可在PCB中得到高频电容。这将在较高频率下满足较低阻抗。 《电子设计技术》网站版权所有，谢绝转载 对于PDS而言，将响应电源电流需求时出现的电压纹波降至最低非常重要，但这点却常被忽略。所有电路都需要电流，有些电路需求量较大，有些电路则需要以较快的速率提供电流。采用充分去耦的低阻抗电源或接地平面以及良好的PCB层叠，可以将因电路电流需求而产生的电压纹波降至最低。 根据使用的去耦策略，如果系统设计的开关电流为1A且PDS的阻抗为10mΩ，则最大电压纹波为10mV。计算公式很简单：V=IR。 凭借完美的PCB堆叠，便可覆盖高频范围，同时，在电源平面的起始入口点和大功率或浪涌电流器件周围使用传统去耦，便可覆盖低频范围(500MHz)。这将确保PDS阻抗在整个频率范围内均为最低。 没有必要在各处都布置电容，也没有必要为了把电容布置在正对着每个IC的位置，而破坏所有的制造规则。如果需要采用这种过激的措施，则说明电路中存在其它问题。 平面耦合 一些布局不可避免地具有重叠电路平面(图7)。有些情况下可能是敏感的模拟平面(无论是电源、接地还是信号)，下一层则是高噪声的数字平面。大多数设计人员认为这无关紧要，因为该平面位于另一层。因此，我们来做一个简单测试。 以某一层为例，在任一平面上注入信号。现在将与该相邻层交叉耦合的另一层连接至频谱分析仪。可以看到有多少信号耦合到了相邻层吧？即使两者间距为40mil，在某种意义上它却仍是电容，因此，在某些频率下仍会耦合信号至相邻平面(图8)。 图8：高频处，标准FR4材料上的层间耦合可能无处不在(40~60dB)，请注意隔离。对于特定设计可能足够，但隔离应视应用而定。 举例来说，某层上的高噪声数字平面具有高速开关的1V信号，这意味着，另一层上将会“看到”1mV的耦合(约60dB的隔离)。对具有2Vp-p满量程摆幅的12位模拟数字转换器(ADC)，这是2个最低有效位(LSB)的耦合。对于特定系统而言，这可能不成问题，但应注意，如果提升2位(从12位增至14位)，灵敏度只会提高四倍，即8个LSB。 忽略这种平面间耦合，很可能使系统失效，或者影响设计性能。这里必须指出的是，两个平面间存在的耦合可能超出想象。 在感兴趣的频谱内发现噪声耦合时应注意这一点。有时布局决定了非预期信号或是平面将被交叉耦合到不同的层，在调试敏感系统时请记住这一点。该问题可能出现在下面一层。 《电子设计技术》网站版权所有，谢绝转载 分离地 全球模拟信号链设计人员最常提出的问题是，使用ADC时是否应该将地平面分离成AGND和DGND地平面？简单回答是：视情况而定。 详细回答则是：通常不分离。在大多数情况下，盲目分离地平面只会增加返回电流的电感，因此，它所带来的坏处大于好处。还记得公式V=L(di/dt)吗？随着电感增加，电压噪声会提高。 随着电感增加，您一直努力降低的PDS阻抗也会增加。随着增加ADC采样速率的需求继续增长，增加开关电流的方法却只有这些。因此，除非有理由分离地平面，否则请保持这些接地连接。 关键是电路合理分割，这样就不必分离地平面(图9)。请注意，如果布局允许将各电路保持在各自区域内，便无需分离地平面。如此分割可以提供星型接地，因此，可将返回电流局限在特定的电路部分。例如，受尺寸限制的影响而使得电路板无法实现良好布局分割的情况。这可能是为了符合传统设计或尺寸要求而必须将恶劣的总线电源或高噪声的数字电路放在特定区域的缘故。这种情况下，分离地平面是实现良好性能的关键。 图9：对于每一应用地平面分离可能并无必要，因为鲁棒的高速设计建立在固态PCB电路分区周围而将电流局限在特定区域。 然而，为使整体设计有效，还必须在电路板的某个地方用一个电桥或是连接点将这些地连接在一起。因此，应将连接点均匀地分布在分离的地平面上。 最终，PCB上的连接点往往成为使返回电流通过，而不会导致性能降低或者强行将返回电流耦合至敏感电路的最佳位置。如果此连接点位于转换器附近或下方，则根本无需分离接地。 本文小结 由于关于最佳布局的评论太多，所以在布局上的考虑总是令人困惑。技术和原则一直是ADI“设计文化”的一部分。在工程师倾向于借鉴以往设计经验的同时，产品的上市压力也使设计人员不愿去更改或是尝试新事物。他们拘泥于风险权衡，直至系统内出现了重大问题。 在评估板、模块和系统层面，简单的单一接地适合于所有情况。良好的电路分割才是关键，这也将影响到平面和相邻层的布局。请注意，如果敏感平面在高噪声数字平面之上，则有可能发生交叉耦合。 组装也是重要因素。提供给PCB车间或组装车间的制造笔记应善加利用，从而确保IC裸露焊盘和PCB之间具有可靠连接。因组装不良而导致的系统性能欠佳不计其数。 不过，靠近电源平面入口点和转换器VDD引脚的去耦总是有利的。对于增加的、固有高频去耦，应利用4密尔(mil)或间距更小的紧密电源平面和地平面。此方法不会带来额外成本，只需花五分钟更新PCB制造笔记。 在设计高速、高分辨率转换器布局时，无法照顾到所有的具体特性。每一应用各不相同，有的甚至更为独特。不过，上述关键点却可以帮助设计人员加深对未来系统设计的理解。 《电子设计技术》网站版权所有，谢绝转载