标签: 软件无线电

TCP/IP传输协议 TCP/IP传输协议，即传输控制/网络协议，也称为网络通讯协议，是在网络使用中的最基本的通信协议。TCP/IP传输协议对互联网中各部分进行通信的标准和方法进行了规定，并且它是保证网络数据信息及时、完整传输的两个重要协议。 TCP/IP传输协议不仅仅指的是TCP和IP两个协议，而是一个由FTP、SMTP、TCP、UDP、IP等协议构成的协议簇，因为其中TCP和IP协议最具代表性而被称为TCP/IP协议。 TCP/IP传输协议是一个四层的体系结构，包括应用层、传输层、网络层和网络接口层，不同层次采用了不同的协议。 ★ 应用层是TCP/IP协议的第一层，是直接为应用进程提供服务的，主要协议有FTP、SMTP等，用来接收来自传输层的数据或按不同应用的要求与方式将数据传输至传输层； ★ 传输层是TCP/IP传输协议的第二层，在整个协议中起到了重要作用，它的主要协议有UDP、TCP，是使用者使用平台和计算机信息网内部数据结合的通道，可以实现数据传输与数据共享； ★ 网络层是TCP/IP传输协议的第三层，可以进行网络连接的建立和终止以及IP地址的寻找等功能，它的主要协议有ICMP、IP、IGMP，主要负责网络中数据包的传送等； ★ 网络接口层是TCP/IP传输协议的第四层，由于它兼并了物理层和数据链路层，所以既是传输数据的物理媒介，也可以为网络层提供一条准确无误的线路。主要协议有ARP、RARP，主要提供链路管理错误检测、对不同通信媒介有关信息细节问题进行有效处理等。 设备连接方法 虹科实时频谱分析仪支持简单2端口TCP/IP连接和使用HiSLIP进行连接两种不同的设备连接方法。 多用户使用注意事项： 虹科实时频谱分析仪允许多个应用同时连接到一个设备，但是文中提到两种的连接方法会有所不同。 ★ 简单2端口TCP/IP连接方法不支持独立的会话，因此一个用户的行为可能会覆盖另一个用户的行为。如果有多个应用连接到设备，建议在任何时候都只有其中一个来控制设备。 ★ 另一方面，使用HiSLIP进行连接提供独占和共享锁定，但仅当所有同时连接均为HiSLIP类型时，HiSLIP锁定机制才有效。如果使用其他任何连接方法，则HiSLIP锁定机制不适用，并且存在上述注意事项中提到的情况。 简单2端口TCP/IP连接 注意 ：我们建议使用下一篇文章中将会介绍的HiSLIP连接方法，因为标准的HiSLIP方法提供了许多此简单2端口TCP/IP连接不具备的功能，尤其是在多用户访问期间的锁处理方面。 虹科实时频谱分析仪是可用于网络的设备，可使用TCP/IP协议传送控制命令和数据。每个实时频谱分析仪接收SCPI命令，通过端口37001发送查询响应，并通过端口37000发送VRT环境和数据包，如图所示： 实时频谱分析仪通电后将具有一个动态或预先分配的静态IP地址，该IP地址与端口绑定后将形成一个网络套接字。要成功建立与实时频谱分析仪的连接，必须依次创建：37001和：37000套接字，这里的顺序是很重要的。 另外，请参阅阅读原文——《虹科HK-R5550用户指南》中“连接到R55x0”部分的内容，以获取有关如何连接到虹科实时频谱分析仪HK-R5550并确定其IP地址的更多信息。

　　 1 引言 　　交错正交相移键控(OQPSK)是继QPSK之后发展起来的一种恒包络数字调制技术，是QPSK的一种改进形式，也称为偏移四相相移键控（offset－QPSK），有时又称为参差四相相移键控（SQPSK）或者双二相相移键控（Double－QPSK）等。它和QPSK有同样的相位关系，也是把输入码流分成两路，然后进行正交调制。与普通的QPSK比较，交错正交相移键控的同相与正交两支路的数据流在时间上相互错开了半个码元周期，而不像QPSK那样I、Q两个数据流在时间上是一致的(即码元的沿是对齐的)。OQPSK信号中，I(同相)、Q(正交)两个数据流，每次只有其中一个可能发生极性转换。所以每当一个新的输入比特进入调制器的I或Q信道时，输出的OQPSK信号中只有0°、±90°三个相位跳变值，而根本不可能出现180°相位跳变。所以频带受限OQPSK的信号包络起伏比频带受限QPSK的信号小，经限幅放大后频带展宽得少，故OQPSK性能优于QPSK。 　　本设计中OQPSK解调器接收端接收的信号是10.7MHz已调信号，按照软件无线电的设计思想，先进行计算机的模拟仿真，充分利用FPGA的特点 ，成功实现了对的10.7MHz的OQPSK信号差分解调。解调器的技术指标为：解调器输出码：256 kb/s 、TTL电平；解调器输出时钟：256 KHz 、占空比50％。 　　2解调器的设计与FPGA实现 　　2.1总体方案设计 　　解调器前端的载波恢复部分采用分离元件实现，这里不做详细介绍，大家可以参考经典锁相环电路进行设计。本文将详细介绍解调器后端的数字部分（位同步和差分解调）的FPGA实现。解调器的数字部分原理框图如图1所示。 　　位时钟信号可以由I路信号提取也可以由Q路信号来提取，本设计中由I路信号来提取。并串变换之后就完成了信号的解调。后边的HDB3编码是为了便于传输和其他处理，比如解调后的信号送计算机处理等等。 　　图1 数字部分解调框图   　　2.2位时钟恢复电路的设计 　　位时钟恢复电路由高稳定度振荡器(晶振)、分频器、相位比较器和控制器所组成。其中，控制器包括扣除门、附加门和“或门”。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。若接收码元的速率为F(波特)，则要求位同步脉冲的重复速率也为F(赫)。这里，晶体的振荡频率设计在nF(赫)，由晶振输出经整形得到重复频率为nF(赫)的窄脉冲，经扣除门、或门并n次分频后，就可得重复频率为F(赫)的位同步信号。如果接收端晶振输出经n次分频后，不能准确地和收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调整。调整的原理是当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器送出一超前脉冲，加到扣除门(常开)的禁止端，扣除一个a路脉冲，这样，分频器输出脉冲的相位就推后1／n周期(3600／n)；若分频器输出的位同步脉冲相位滞后于接收码元的相位，晶振的输出整形后除a路脉冲加于扣除门外，同时还有与a路相位相差1800的b路脉冲序列加于附加门。附加门在不调整时是封闭的，对分频器的工作不起作用。当位同步脉冲相位滞后时，相位比较器送出一滞后脉冲，加于附加门，使b路输出的一个脉冲通过“或门”，插入在原a路脉冲之间，使分频器的输入端添加了一个脉冲。于是，分频器的输出相位就提前1／n周期。经这样的反复调整相位，即实现了位同步。原理方框图如图2所示。 　　图2 位同步原理框图 　　接收码元的相位可以从基带信号的过零点提取(它代表码元的起始相位)，而对数字信号进行微分就可获得过零点的信息。具体电路如图3所示。其中codein输入端输入的是I路信号，clkin输入的是32.0867M的时钟信号，Clkout输出同步信号。FredivN分频器的分频倍数为64倍。 　　图3 位同步信号提取实现电路 　　其中codein输入端输入的是I路信号，clkin输入的是32.0867M的时钟信号，Clkout输出同步信号。FredivN分频器的分频倍数为64倍。 　　2.3 差分译码电路的设计 　　差分译码完成的功能就是把相对码变为绝对码。绝对码是以基带信号码元的电平直接表示数字信息。如高电平表示“1”，低电平表示“0”；相对码（差分码）是用基带信号码元的电平相对前一码元的电平有无变化来表示数字信息的，假若相对电平有跳变表示“1”，无跳变表示“0”，由于初始参考电平有两种可能，因此相对码也有两种波形，但是不论是那种形式解码方式都是一样的。现假设{an}和{bn}分别表示绝对码和相对码序列，则差分译码器的功能可表示为：an =bn  bn-1，其中 表示模二加。原理图如图4所示。 　　图4 相对码变绝对码原理框图 　　具体电路如图5所示：其中b为相对码，a为绝对码，clkin为为同步信号时钟。 　　图5 相对码变绝对码实现电路 　　 2.4 并串变换电路的设计 　　A、B两路128kb/s的并行输入信号分别接到数据选择器74153的两个数据输入端，其中B路信号落后A路信号半个码元周期。256KHz的位同步信号经分频为128KHz作为数据选择器的一路地址选择信号，另一路地址选择信号接地。这样数据选择器输出为A、B两路信号的并路信号，即A1、B1、A2、B2、A3、B3……，速率为256kb/s。具体电路如下图6所示。 　 　图6 并串变换电路 　 　2.5  HDB3编码器的设计 　　2.5.1编码规则 　　HDB3码是AMI码的改进型,称为三阶高密度双极性码.他克服了AMI码的长连0串现象. 　　HDB3码的编码规则: 　　①     将消息代码变换成AMI码; 　　②     检查AMI码中的连0情况,当无4个或4个以上连0串时,则保持AMI码的形式不变; 若出现4个或4个以上连0串时,则将1后的第四个0变为与前一非0符号(+1或-1)同极性的符号,用V表示(+1记为+V,-1记为-V). 　　③     检查相邻V符号间的非0符号的个数是否为偶数,若为偶数,则再当前的V符号的前 　　一非0符号后的第一个0变为+B或-b符号,且b的极性与前一非0符号的极性相反,并使后面的非0符号从V符号开始再交替变化. 　　 2.5.2建模思想 　　本设计没有象其他设计那样将插V补B分开实现，而是通过变量的设置将两个功能一起实行。 　　首先判断前面已存在非0符号的极性，用以判断后面非0符号的极性。同时通过变量flag的状态判断前面是否已经插V，若已经插V则再通过变量H的状态判断两个V之间的非0符号的个数，为偶数且后面连续输入4个以上连0时则插B，为奇数时则不插B。若尚未插V则不补B。插V和插B的功能由两个3位移位寄存器的强制输出实现，当不需要插V和B的时候则移位寄存器顺序输出。 　　本设计在实现过程中将插入的V和B根据需要直接由＋1和－1表示，省去了其他程序中先插入V和B然后再判断极性的过程。输出部分由两路表示，当aout和bout分别为0和1时表示输出－1，为1和0时表示输出＋1，为0和0时表示输出0。限于篇幅这里就不给出程序清单。 　　 3 部分试验结果 　　系统加入调制部分后的仿真结果如下图7所示。其中indata为调制器的输入信号，DATAOUT为解调输出，outa2和outb2为DATAOUT的HDB3编码结果。OUTCLK为最后的输出时钟。 　　 图7 仿真结果 　　4 结论 　　随着FPGA技术的发展，大规模FPGA的容量在不断增大，价格不断下降，这使得集成复杂的算法成为可能。用它将实现连续相位OQPSK解调所需的大部分功能封装于其中，将有利于通信系统实现小型化和集成化，并可提高系统的稳定性。另外，由于FPGA器件具有可编程性，可以很方便地进行系统升级和修改,以满足不同应用场合的需要。忧无线SOC开发平台豪华的单片机开发系统S3C44B0 ARM7 开发板无忧S3C2410 ARM9开发板单片机以太网开发板Mini ARM Debugger无忧单片机实验开发板无忧单片机学习板 无忧无线nRF-9E5模块 　　参考文献 　　 Zeidman Bob. Introduction to Verilog. Piscataway, NJ: Institute of Electrical and Electronic Engineers, 2000 　　 Logic Design Manual for ASICs. Santa Clara, CA: LSI logic Corporation, 1989 　　 段吉海等编著，基于CPLD/FPGA的数字通信系统建模与设计。电子工业出版社，2004 　　 王兴亮等编著，数字通信原理与技术。西安电子科技大学出版社，2000　　

软件无线电的出现，是无线电通信从模拟到数字、从固定到移动后，由硬件到软件的第三次变革。简单地说，软件无线电就是一种基于通用硬件平台，并通过软件可提供多种服务的、适应多种标准的、多频带多模式的、可重构可编程的无线电系统。软件无线电的关键思想是，将AD（DA）尽可能靠近天线和用软件来完成尽可能多的无线电功能。 蜂窝移动通信系统已经发展到第三代，3G系统进入商业运行一方面需要解决不同标准的系统间的兼容性；另一方面要求系统具有高度的灵活性和扩展升级能力，软件无线电技术无疑是最好的解决方案。用ASIC（Application Specific Intergrated CIRcuits）和DSP（Digital Singnal Processor）芯片搭建软件无线电平台是目前系统设计的主要方法，这种方法有两个突出缺点：一是系统速度跟不上高速动态实时数字信号处理，二是系统体积大功耗高。这两个突出缺点制约了软件无线电在高速实时通信领域的应用前景。本文运用目前基于FPGA（Field Programmable Gate Array）的SoPC (System on Programmable Chip)技术构建软件无线电平台。大大提高了数字信号处理的能力和速度，并且降低了系统功耗，缩小了系统体积，为更高层次的3G无线通信要求提供了解决方案。 1 无线通信系统设计 1.1 系统设计 软件无线电使得无线电具有更多的个性化特点，它以软件方式定义多个频段及多种调制波形接口。软件无线电系统包括信号发射和接收两部分，本文重点以接收流程进行论述。软件无线电的RF（Radio Frequency）部分是一个多波束天线阵，可同时接收多个频段、多个方向的射频信号，并将射频转换为中频信号。如图1所示，系统中包括Virtex-4 FX系列FPGA，模拟信号输入端口，同步触发端口，外接时钟源，Flash（加载FPGA配置程序），CPLD，SDRAM，PCI接口，LED信号灯等部分。 提取用户窄带信号进行抽取由专用ADC芯片完成，数字下变频部分由FPGA中的IP（Intellectual Property）模块完成。用专用芯片进行模数转换可以提高系统的稳定性和可靠性；用IP模块完成数字下变频功能可以降低功耗，提高速率。 数字下变频后进行解调，经过解调后的信号为一个比特流序列，比特流处理部分需要完成信息的加密解密、编码译码等。如图1所示，这部分功能可以用Verilog-HDL语言编写DSP处理模块完成，也可以用Matlab的FDATool进行设计后自动生成Verilog-HDL源代码和PowerPC指令程序；本文采用Verilog-HDL直接编写DSP模块的办法，这样可以对硬件处理流程进行更好的掌控，并且获得更高的信号处理性能。由于将DSP模块嵌入FPGA中，通过增加或减少DSP逻辑电路可以使得设计更加灵活，例如可以将2FSK调制解调，FIR滤波和FFT分别封装成为单元模块，编写地址驱动后PowerPC程序执行时可直接进行调用，相比DSP专用处理器仅调用乘法器和移位寄存器的方法可以节省上百个指令周期，大大提高了实时信号处理的能力，具有在高端领域广阔的应用前景。 比特流序列处理完成后，可将数据传入主机磁盘阵列经行储存，PowerPC通过PCI桥控制本系统和主机的数据传输，以满足未来数据回放和可视化界面要求。 1.2 ADC模数转换 软件无线电要求ADC，DAC尽可能的靠近天线，这需要很高的ADC的采样率，采样精度，动态范围等特征。AD9042是一款高性能高速ADC芯片，采用的是两级子区式转换结构，这种设计既保证了所需的转换精度和转换速度，又降低了功耗，同时也减小了芯片尺寸，AD9042系统原理如图2所示。AD9042可以保证的最小采样率可达41MHZ, 12bit精度，80dB无寄生动态范围。 1.3 DDS直接频率合成 由于数字信号处理的处理速度有限，往往难以对A/D采样得到的高速率数字信号直接进行各种类别的实时处理。为了解决这一矛盾，需要采用数字下变频技术，将采样得到的高速率信号变成低速率基带信号，以便进行下一步的信号处理。数字下变频技术在软件无线电和各类数字化接收机中得到了广泛应用。宽带数字下变频器基于外差接收机的原理，包括数字混频、低通滤波、抽取三个环节。抽取后得到和信号带宽匹配的基带抽样信号，实现从宽频带中提取窄带信号的目的。Xilinx提供的专用DDS（Direct DIGItal Synthesizer） IP模块用以实现数字下变频功能。 1.4 CPU控制单元 Virtex-4 FX系列FPGA集成了运行速度高达450 MHz的双32位嵌入式PowerPC，每个处理器可提供超过700 DhrySTone MIPS的性能，是普通FPGA中处理器性能的三倍。两个完全集成的UNH认证的10/100/1000 Ethernet MAC进一步提升了Virtex-4 FX处理平台的性能，从而提高了FPGA资源的可用性。本系统以PowerPC作为该系统的指令处理和控制单元，可以避免纯硬件设计复杂，通用性差和不容易协调控制的缺点。PowerPC是本系统SoPC架构的核心组成部分，担负算法实现和中央控制两部分任务。Virtex-4 FX内部有大量乘法器可供调用，能够充分满足各种数字信号处理要求； PowerPC与前文提到用Verilog-HDL 设计的DSP模块连接，使整个系统具有实时动态信号的处理能力。PowerPC作为控制器的状态流程如图3所示。 2 FSK设计实例及仿真结果 在现代通信中，调制器的载波信号几乎都是正弦信号，数字基带信号通过调制器改变正弦载波频率，产生移频键控（FSK）信号。FSK时域表达式为 用本系统实现FSK调制结构框图如图4所示，用Verilog-HDL语言编写实现的FSK调制模块，相对于传统软件无线电的实现方式，省去了读取指令周期的时间，总运算时间缩短了一半。FSK调制的ModelSim波形仿真结果如图5所示。 3 结论 改进的基于FPGA的嵌入式软件无线电系统，可更好地满足通信、雷达、数字电视等高科技领域对信号处理实时性的要求。运用软件无线电和SoPC技术，极大的提高了系统动态实时信号的处理能力。在节约资源方面，以节省芯片数量计算，该系统相对于目前常规系统，节省功耗和体积可达30%以上。40MHZ时钟频率, 12bit精度，80dB无寄生动态范围，该系统可以应用于Cellular / PCS基站，多通道多模式接收机，GPS抗干扰接收机，相控阵接收机，频谱分析，3G无线通信等领域。

智能无线电技术 -- 第一部分： 软件无线电和认知无线电的技术概述及应用 2 软件无线电架构 软件无线电（SDR）最初的概念是一种通信技术或者体系结构，而现在SDR，确切地说是软件定义无线电，更接近一种设计方法或者设计理念。软件无线电在理论上有着良好的应用前景，实际应用中却受到软、硬件工艺或者处理能力的限制，但是基于软件无线电概念基础上的软件定义无线电技术却越来越受到人们的重视。在2001 年10 月份举行的ITU－8F 会议上，软件定义无线电被推荐为未来无线通信极有可能的发展方向。 软件定义无线电的功能需求包括重新编程及重新设定的能力、提供并改变业务的能力、支持多标准的能力以及智能化频谱利用的能力等。可见，SDR 是可为所有技术使用的公共平台，例如认知无线电。下面我们将从一个相对完整的SDR 平台角度来阐述SDR 平台的架构，主要包括以软件为中心的SDR 架构和SDR 硬件结构两个方面。 2.1 以软件为中心SDR 架构 软件无线电，其重点在于基于一款通用平台来进行功能的软件化处理。在SDR 探讨中，开发人员往往注重平台的硬件开发，偏重于搭建平台时使用器件的处理性能，以使得通用平台尽可能的接近理想软件无线电的设计要求。这使得一部分人忽略了SDR 中软件平台的设计。这里提出的SDR 软件平台，是指在利用通用硬件平台实现SDR 功能时的一种用户算法处理框架（或简单认为信号处理框架），甚至是一种操作环境（如满足软件通信体系架构规范用户接口环境）。SDR 软件平台（也称作SDR架构）负责的功能一般包括： ● 提供用户接口，用户通过该接口添加、删除功能模块。 ● 算法封装，将算法包装与外界隔离，算法包括通信算法、信号处理算法、C/C++等其他算法。 ● 互联接口，以完成模块间互联。 ● 中间信号的测试调试接口。 ● 调度器或者适配器，用来管理模块。 SDR 架构中，最受欢迎的两类开源平台分别是开源软件定义无线电（GNU Radio）和开源软件通信体系框架嵌入式解决方案（OSSIE）。二者都是着手于标准化和可移植化的代码开发，GNU Radio 的出发点是提供一种信号处理框架，而OSSIE 的目标是提供一种软件通信体系架构（SCA）操作环境。 2.1.1 GNU Radio 平台 GNU Radio 是一种设计SDRs 的开源架构，其主要组件包括6 个部分：通用框架、调度器、C++ 和Python 工具、数字信号处理（DSP）模块、用户接口界面、硬件前端的接口。这6 个部分详细功能说明如下： ● 一个为信号处理模块准备的通用框架，并且其可以连接到一个或多个其他模块。 ● 一个调度器，用于激活每个处理模块并且管理模块之间的相关数据传输。 ● C++和Python 工具，用于建立多个模块间的流图，并将该流图连接到调度器上。 ● 一组足够多的用于滤波器、跟踪环等的常用DSP 模块。 ● 用户接口界面，允许用户拖拽模块、模块连线来实现GNU Radio 的设计。 ● 一个与商用硬件前端的接口。前端硬件包括数模/模数转换器（DAC/ADC）和上下变频器，来提供了通用处理器（GPP）和无线物理环境的接口。 GNU Radio 运行在Linux 系统上。图7 给出了GNU Radio 图形用户接口界面，每一个小模块封装了不同的信号处理功能，而且这些算法功能都是开源的。大部分算法或者信号处理模块是基于C++语言开发的，可读性强，同时也便于用户开发。模块间的通信是利用数据通道完成的，信息采用的是消息队列形式。GNU Radio 结合通用软件无线电外设（USRP）开发板，可以认为是一种SDR 平台，相关人员可以利用这种平台进行一些算法的快速开发和SDR 研究。 图7 GNU Radio 图形用户接口界面 【分页导航】 第1页： 以软件为中心SDR架构:GNU Radio平台 第2页： OSSIE平台/不同开源SDR平台间对比 第3页： 用于SDR信号处理的硬件结构 第4页： 实验室自研平台 【 系列文章 】 智能无线电技术（1）：软件无线电和认知无线电的技术概述及应用 智能无线电技术（3）：软件无线电（SDR）的开发工具 2.1.2 OSSIE 平台 OSSIE 是一种开发SCA 兼容无线电的开源平台，提供了一种SCA 操作环境。OSSIE 分配包括以下部分： ● 用来选择模块和互联模块的用户接口。 ● 定义新模块的用户接口，可以创建C++程序框架，用户根据应用需要可以增减框架内所需要的信号处理代码。 ● 用来检查和调试波形的用户接口，该接口允许开发人员监视中间模块中的信号。监控器可以在运行中添加，便于观察中间波形，进行模块调试。 ● 基于开源对象请求代理（ORB）的SCA 兼容公共对象请求代理体系结构（CORBA）。 ● 一系列学习指南和实验课程。Windows 用户可以直接下载相关组件并运行，不需要安装Linux，相对GNU Radio 上手容易。 从图8 和图9 以及OSSIE 分配上看出，用户接口软件OSSIE 提供了SDR 架构设计、信号处理代码封装、接口调试、中间模块波形调试等功能，在OSSIE 上开发完整的无线电是相当可行的。基于OSSIE 架构，Prismtech 公司的著名Spectra 系统提供了一个完整的用来开发SCA 兼容波形的操作环境。 图8 OSSIE 用来定义波形的用户接口界面 图9 OSSIE 用来测试和调试用户接口界面 2.1.3 不同开源SDR 平台间对比 GNU Radio 由专门的业余爱好者创立，以节省开支和临时应急验证为目的的一种快速开发工具；而OSSIE符合军方开发标准。二者都是着手于标准化和可移植化的代码开发。 GNU Radio 的出发点是提供一种信号处理框架，与之不同的是OSSIE的目标是提供一种SCA 操作环境。GNU Radio 运行在Linux 平台上，且直接访问文件系统和硬件；SCA 波形运行在OSSIE 提供的一个良好的操作环境下，应用程序界面抽象描述了文件系统和硬件。在GNU Radio 上的模块之间通过Python 或者C++指令来互相连接，采样数据是通过用户自定义的循环缓冲来传输。OSSIE 采用可扩展标记语言（XML）文件定义模块连接，而实际是通过CORBA 服务完成了连接。最重要的是OSSIE 基于ORB 结构，采用了传输控制协议/互联网络协议（TCP/IP）传输采样数据。特别说明，ORB 允许不同的模块运行在不同的机器上，而GNU Radio平台上的流图只能在同一台机器上运行。通过比较发现，GNU Radio 更像是OSSIE 中一种功能组件，完成的是OSSIE 的信号处理功能。 基于GNU Radio 和OSSIE 两类平台出现一系列SDR 软件架构，例如PrismTech 公司的Spectra CX 环境。这些SDR 架构与专用处理器（现场可编程门阵列/DSP）相连接或者将专用处理器抽象成封装组件，将无线电波形集中管理，根据需要进行装配组件形成波形应用，灵活调用。这样就完成了软件无线电平台开发雏形。 【分页导航】 第1页： 以软件为中心SDR架构:GNU Radio平台 第2页： OSSIE平台/不同开源SDR平台间对比 第3页： 用于SDR信号处理的硬件结构 第4页： 实验室自研平台 【 系列文章 】 智能无线电技术（1）：软件无线电和认知无线电的技术概述及应用 智能无线电技术（3）：软件无线电（SDR）的开发工具 2.2 用于SDR 信号处理的硬件结构 SDR 要求硬件系统具有功能可重构、较高的实时处理能力，要求适应性广、升级换代简便。在一般情况下要求SDR 硬件系统具备如下特点：支持多处理器系统，具有宽带高速数据传输I/O 接口，结构模块化、标准化、规范化等。常见的SDR 平台就是CPU+DSP+FPGA 这种形式。即便我们不具备全部硬件，但仍然可以进行SDR 开发，因为SDR 更像是一种设计理念，重在软件和算法处理，其组件（不管是硬件平台，还是软件算法）满足同一种规范，则具备SDR 可重构的灵活性。目前，存在3 种主流SDR 硬件平台结构：基于GPP 的SDR 结构、基于现场可编程门阵列（FPGA）的SDR（Non- GPP）结构、基于GPP +FPGA/SDP 的混合SDR 结构。 2.2.1 基于GPP 的SDR 结构 基于GPP 的SDR 结构提供了最大的灵活性和最简单的开发。GPPs最适合用于实验室环境的研究和开发，研究者能够快速尝试一系列算法和波形。一款高配PC 在运行相当复杂的波形情况下，数据率≥ 1 Mbit/s，并且通过以太网、USB、PCI 等标准接口可以直接处理数字基带或者低中频采样数据。并且可以通过多核处理来提高数据的吞吐量。但是，对于这种结构来说更适合处理数据块，并不擅长处理实时采样数据，数据延时和抖动是其面临的主要问题。操作系统会引进延时和抖动，windows 系统抖动可能超过10 ms，而像VxWorks这种实时操作系统抖动可以限制在1 ms 内。 基于GPP 的SDR 结构比较简单，其结构一般如图10 所示，只包括天线、ADC/DAC、数据缓冲模块（FIFO）和GPP。这种架构对于开发人员来说，相当方便和灵活，直接接入个人PC 就可以进行算法开发和测试，但它也存在缺点，如上述所述，延时和数据处理的方式等。 图10 基于GPP 的SDR 2.2.2 基于FPGA 的SDR（Non-GPP）结构 基于FPGA 的SDR 结构的实现比较困难。FPGA 适合于高数据速率和宽带宽信号波形应用，并且可以用于灵活实现无线电和多种多样的波形设计，但是在结构上与GPP 存在本质区别。GPP 在内存中执行指令且很容易从一个指令功能转换到另一种功能，而FPGA 上的功能直接映射成了硬件电路，一个新功能需要更多的FPGA 资源。同时，FPGA 的高度并行结构十分适合数据流处理，但是不适合密集型控制处理。另一方面，FPGA 的配置文件高达40 MB，配置时间长达100 ms，而且重新配置是容易丢失芯片中的数据。这些问题直接造成了多波形设计中重新加载的时间太长的问题。虽然一部分FPGA 支持局部重配置的功能，但是这项技术相当困难并且严重受到开发工具的限制。让人兴奋的是，FPGA 实现了2011 年提出的3 项建议： ● 专用GPP 与FPGA 一同使用。 ● 通过使用可用的逻辑资源在FPGA 上嵌入一个全功能的单片机。 ● 将FPGA 和GPP 结合制作成单一器件（如Xilinx ZYNQ 系列）。 将FPGA 和GPP 结合制作成单一器件，并不是像嵌入了单片机模块，这种片上单片机上电可用，并且不需要FPGA 就可以进行编程设计。由此可知，基于FPGA 的SDR 架构时代已经到来，新一代SDR 将在新技术下越来越有意义。 2.2.3 基于GPP+FPGA/DSP 的混合SDR结构 基于GPP+FPGA/DSP 的混合SDR结构，分为GPP+FPGA、GPP+DSP+FPGA 两种主要架构形式。这种组合结构融合不同器件的优点，取长补短，在功耗要求比较宽松的实验室环境下，能够给开发人员提供一种快速验证各类算法高性能平台。 图11 给出了这种结构的互联示意图。这种结构一般对异构器件间的数据交换的性能要求较高，不同器件间通信一般会采用PCIe 接口方式（1.25 Gb/s/1x）和串行高速输入输出（SRIO）接口方式（1.5 Gb/s/1x）。PCI Express 主要用于计算机中芯片间、板卡间的数据传输，也有部分嵌入式市场；RapidIO 主要用于嵌入式系统内芯片间、板间数据传输，其目标就是嵌入式系统内的高性能互联。这种混合SDR 结构，性能上可以充分地利用各种器件的优势，但同时也存在着接口设计复杂和能耗大的问题。 图11 异构器件互联示意 2.2.4 多通道SDR 结构 除了上述讨论的SDR 基本结构，也存在多通道SDR，如图12 所示。多通道SDR 旨在多并发用户共享相同的带宽，例如在一种互不兼容无线电模式下的无线电转换，允许不同模式下用户间对话。这种架构最简单的结构就是整合一组独立的SDRs，每一个SDR 支持一个或多个信道，一般的这些SDRs 分别是具有低速率、中速率、高速率处理能力。这种结构除了对多种用户接口、复杂的算法设计、系统设计提出高要求，也对信号处理器（GPP/FPGA/DSP）和射频模块（ADC/DAC/放大器）的性能提出了较高的要求。 图12 多通道SDR 【分页导航】 第1页： 以软件为中心SDR架构:GNU Radio平台 第2页： OSSIE平台/不同开源SDR平台间对比 第3页： 用于SDR信号处理的硬件结构 第4页： 实验室自研平台 【 系列文章 】 智能无线电技术（1）：软件无线电和认知无线电的技术概述及应用 智能无线电技术（3）：软件无线电（SDR）的开发工具 2.3 实验室自研平台 目前，业界也出现了一系列支持SDR/CR 的高性能开发平台，均是基于以上讨论的架构。例如NationalInstruments 公司的USRP、BeeCube 公司的BEE3、基于Xilinx ZYNQ 系列的ZingBoard/ ZedBoard 开发板等。这些现有的具有SDR 开发能力的开发板，大多属于商业产品，并不是专业应用于SDR 开发的产品，辅以个人PC（GPP）设备才能进行一定意义上的SDR 设计。下面介绍一种自研平台，该平台可专门用于软件无线电和认知无线电的相关研发，特别适合实验室环境下，开发人员对新算法的快速实现。 2.3.1 自研平台硬件结构 该平台主要包含了GPP、专用处理器（FPGA/DSP）、射频前端、天线等主要部件，如图13 所示。 图13 平台架构及应用 如图13 所示，这种SDR 实现结构利用紧凑型外围组件接口（CPCI）总线将FPGA、DSP、GPP 连接在一起，充分利用了FPGA 高速并行数据流处理能力、DSP 高效算法处理能力、上位机灵活的界面操作能力以及现场可编程能力。更有意义的是平台支持GNU Radio/OSSIE 架构，实验室团队在平台上实现了基于Spectra CX 操作环境的SCA 设计，可以认为它是一套具有SDR 电台研发能力的通用设备。平台主要参数如表1 所示。 表1 自研平台部分参数 2.3.2 单元互联 该平台主要目的是用于SDR 的应用研究，必然面临多用户、多波形、宽带宽等问题，此时FPGA、DSP、GPP这些异构器件间的通信能力直接决定了系统的整体性能，即涉及不同单元间互联方式的选择。为了能过获得最大数据吞吐能力，专用器件与GPP 间的通信采用了PCIe 接口方式，FPGA 与DSP 之间的通信则采用SRIO，通过提高接口的数据交换速度来保证大数据吞吐能力，进而充分发挥各处理器强大的数据处理能力。 第2 讲对软件无线电的架构做了详细介绍，包括SDR 的软件操作环境（或用户接口）和硬件平台，并从其应用及通用平台设计角度分析各类平台的优缺点。当然，软件无线电并不只限于上述讨论内容，上述讨论只限于应用于SDR 算法开发范畴，SDR 还包括软件可调模拟无线通信组件（如软件可调滤波器、软件可调上下变频器、软件可调功率放大器等）、天线系统（如多输入多输出系统、智能天线与波束成形）、以及一系列软件无线电理论（带通采样、多速率信号处理、高效数字滤波）等。 【分页导航】 第1页： 以软件为中心SDR架构:GNU Radio平台 第2页： OSSIE平台/不同开源SDR平台间对比 第3页： 用于SDR信号处理的硬件结构 第4页： 实验室自研平台 【 系列文章 】 智能无线电技术（1）：软件无线电和认知无线电的技术概述及应用 智能无线电技术（3）：软件无线电（SDR）的开发工具

          近年来，随着微电子技术（特别是CPU、GPU、DSP和FPGA）的发展，以及信源和信道技术的多元化需要一个灵活、开放、可扩展的通信平台，这就促使了软件无线电技术快速发展。         专业人员可能要使用TI或ADI公司数GSPS（每秒十亿次样点）的A/D和D/A转换器以及DSP、Nvidia的GPU显卡、Altera或Xilinx的FPGA，等等。         软件无线电如此高门槛吗？         IEEE Spectrum 网站2013年6月25日的一篇博文介绍了一种40美元（可能只要60人民币）的USB软件无线电装置，连接到微机上就可接收52MHz-2.2 GHz带宽达数MHz的通信、广播、电视机、GPS、ADS-B信号，也可作为扫频仪使用。         美国硅谷的nuand网站介绍了一种420美元接收频率300MHz-3.8GHz带宽16MHz采用USB3的装置。         相信未来几年将有类似性能采用USB3的廉价软件无线电装置出现。