标签: 高速串行信号

记得大概在 6 年前，随便翻阅一本计算机相关杂志，看到一则硬盘的广告，什么品牌记不得了，印象最深的就是它所宣传的新技术 - 串行总线。当时我还没有接触高速数字电路方面的知识，脑子里还是传统的教科书式的关于数字电路的概念：串行，或是异步串行总线，无外乎 RS232 、 RS485 等。居然串行构架的传输效率高过于并行的系统，简直无法想象。回头看看这几年市场热点和技术革新，在对照自己第一次接触“串行”时的愕然，不禁莞尔。 这篇小文章就是自己对关于高速串行数字电路设计、测试的知识体系的一个梳理。特别是在 Tektronix 负责 HSSD （ High Speed Serial data ）测试产品的支持之后，从日常接触的客户中，了解到很多具体的应用和实例，在一定程度上讲，我们就像小蜜蜂一样，在不同的客户中间，传播着 HSSD 设计、测试的理念和经验。这篇小东西包含了涉及 HSSD 各个方面的内容，有谈到基本的原理、测试的方法、时下比较流行的技术，以及常见的故障信号以及解决方案。希望这篇小东西能在日常繁琐的工作之余，作为一盘“小甜点”，给大家带来内心那一份久违的、轻松愉悦的微笑。   一、 高速串行总线基本知识 并行总线之所以在高速传输上被串行总线取代的原因就在于：第一，系统时钟的瓶颈；第二，总线间的串扰。要达到上 Gbps 的传输速率，对于并行总线而言，势必时钟频率要达到 GHz ，就算是使用 DDR 方式，其系统时钟频率之高，在板级分布之困难，使得我们望而却步。而动辄几十条走线等长的排布，可控的串扰，几乎也是不可能完成的任务，而不断增加的时钟频率，又对等长走线要求越来越严格，并行总线的瓶颈似乎变得非常的突出。 串行总线没有时钟。或是说在串行总线收发两端，不需要同步时钟。这是串行总线最突出的一个特点。这是这个特点，一举将并行构架的瓶颈打破，数据速率可谓突飞猛进！最新在 PC 行业的动向是 8Gbps 的 PCIE Gen3 。而在通信行业，超过 10Gbps 的串行总线早已在使用了。 对于高速串行系统的验证与测试和传统的信号测试有自己特殊的之处，传统信号测试关心信号的模拟特征，包括时序和幅度方面特性的考察。对于并行总线而言，时序的方面的测量最主要以建立 / 保持时间为主，为了满足接收端能否正确的锁存数据，数据和时钟的时序必须满足建立 / 保持时间的要求，否则会产生误码。对于高速串行系统而言，测试的目的也是为了验证系统是否满足设计要求的误码水平。并行和串行的差别就在于发送端和接收端对数据锁存的处理和时钟的传输上的差异。串行系统在发送断通过串行发送器将数据按照 Tx clk 的节拍发送到总线上，在接收端必须能够从数据中恢复出时钟，并且用该时钟锁存数据，进行解码。在串行系统中，我们不再关心时钟和数据信号之间的时序，而是关心在发送端是否能否严格按照时钟节拍发送数据；在接收端能否恢复出时钟；在互连层面关心传输线对信号完整性，特别是抖动的影响。   图表 1 典型的串行系统 那么如何去定量串行系统的性能呢？在高速串行系统中，主要通过眼图测试。眼图是把连续的比特流按照某一特定的时钟，分割为单独的比特，而后叠加而形成的图形，类似一个张开的眼睛，故得名眼图 (Eye-diagram) 。   图表 2 眼图的形成 眼图是高速串行信号的宏观的信号质量的体现，在眼图中能直接反映出信号串行信号的幅度（如眼高、过冲、噪声等）和时序（如上升 / 下降时间、 UI 长度、眼宽、抖动等）特性。在接收端，理想的时钟判决应该发生在整个眼图的中间，这样才能保证系统有最好的误码特性。   图表 3 理想的采样时刻 - 中间的红色十字 接收端是如何恢复出嵌入在串行数据中的时钟呢？是通过接收端的时钟数据恢复（ CDR ）来完成的。 CDR 的实现可以有很多中方式，通常使用锁相环 (PLL) 或者鉴相器 (PI) 来完成。 PLL 类型的 CDR 通过数据中 0-1 的跳变来锁定时钟相位和频率，在一定的范围内能够跟踪数据信号的抖动，以保持时钟和数据相位的一致，而后通过判决电路 (DC) 得到数据。 PLL 类型的 CDR 要求数据中有足够多的 0-1 跳变，而且数据必须是直流平衡的，因此在数据进入到串行发送器之前，会通过 8B/10B 编码，使得数据有足够多的跳变，并且保证一段数据流中 0 和 1 的个数相同。   图表 4 PLL 类型的 CDR 电路 CDR 的目的很明确，跟踪数据抖动的变化（产生和数据同步的抖动），保证在 DC 中不会出现误码。 CDR 对数据的跟踪也不是万能的，如果数据中的抖动频率超过了 PLL 的环路带宽，那么 PLL 是无法跟踪的，数据抖动就会传递到 DC 中，可能会影响到数据的提取而产生误码。所以 CDR 的时钟恢复是有范围的，这个范围是有 PLL 的环路带宽决定的。在环路带宽能的抖动成分能被跟踪，而超出带宽的抖动是真正影响到误码率性能的抖动，我们所要考察的串行系统的抖动，就是那些不能被 PLL 跟踪的抖动！所以，在眼图测试中，必须要给定 CDR 的类型，否则盲目的测试眼图和抖动是没有任何意义的。   图表 5 抖动测试目的是发现在接收端无法被跟踪的抖动 明确的眼图测试的目的和注意事项后，我们就可以根据被测系统规划合适的测试方案： Ø         通过系统的串行速率选择合适带宽的示波器 Ø         根据串行系统的误码标准，制定眼图模板 Ø         设计测试使用的 CDR 模型，正确模拟接收端的抖动情况 Ø         选择合适的测试项目，明确测试目的是以验证为主还是调试为主   在测试工具的选择上，工程师并不是只有实时示波器一种选择。能够进行高速串行系统功能验证和调试的工具大致有：实时示波器（ Real Time Oscilloscope ）、采样示波器 (Sampling Oscilloscope ) 、时间间隔分析仪 (Time Interval Analyzer) 、误码仪 (Bit Error Rate Tester) 。按照测试精度、调试能力、效率以及成本作为考察项目，将上述几种测试设备做简单的对比：       测试精度 调试能力 效率 成本 实时示波器 中 强 高 低 采样示波器 高 中 高 低 时间间隔分析仪 高 无 中 高 误码仪 高 无 低 高 图表 6 各种测试仪器对比 在测试精度方面，采样示波器较实时示波器占有一定优势，时基精度可达 200fs ，垂直 14bitADC ，动态范围大，自身噪底低 ( 具体指标请参见文档 2) 。因此采样示波器除了分析抖动外，同时还可以分析噪声对串行系统误码的影响。但是采样示波器采必须需要外触发，只能观察周期性、重复的波形，不具备实时示波器灵活的触发功能，因此在调试能力方面，实时示波器是其中最强大的。例如 Tektronix DSA 系列示波器中的串行触发，可以触发到数据流中特定的比特码型；码型锁定功能可以很容易的浏览码型中所有比特；硬件 CDR 能够快速的同步数据，进行眼图、抖动分析。而误码仪是专用的误码测试设备，其测试精度是最高的。误码仪是一个闭环的系统，通过对比发送和接收到的数据来计算误码。但是误码仪测试的效率很低，如果要测试置信概率为 95 ％的误码率小于 1E-12 的话，要至少保证在连续的 3E+12 个比特中没有误码。如果该串行速据的速度为 1Gbps ，那么 3E+12 个比特意味着要测试 3000 秒才能得到结果，而且这是最乐观的估算。时间间隔分析仪是专用的测试时间间隔的仪器，时间测试精度高，但是设备本身带宽有效， 100MHz 带宽的时间价格分析仪非常的昂贵。因此，综合比较下来，实时示波器的综合能力在所有抖动分析测试工具里面是最强的。     深入浅出谈高速串行信号测试（一） 深入浅出谈高速串行信号测试（二）  

AWG在高速串行信号接收性能测试中的应用(一)   五：直接合成信号源 (AWG) 在目前比较流行的串行标准的一致性测试中的应用。   1, SATAG1/G2/G3 的一致性测试：            目前 SATA Workgroup 已经发布了发送端 , 线缆以及接收端的一致性测试规范和实现方法。 SATA Gen I ,Gen II GIII 的接收端抖动容限一致性测试，要求 DUT 遵守采用特定帧信息结构 (FIS － Frame Information Structure ) 的内置自检 (BIST － Built-In Self Test ) 指令，在收到特定序列的 BIST-L( 环回 ) 帧时，串行收发机 ( 包括发射机、接收机和 SERDES) 单元被设计成进入专用环回模式。在设备处于这种模式时，由测试仪器（信号源）发送含抖动的信号给 DUT 的接收端，然后 DUT 的发送端就会对已经收到的信号作出正确的响应，最后由错误帧检测器 (Frame error detector) 去检测 DUT 的发送端响应输出的数据是否正确。或者可以逐步调大信号源注入的抖动幅度，直到 Frame error detector 检测到错误帧出现，此时获得的抖动幅度就是接收端的抖动容限值。这种方法必不可少，因为整个收发机通常是在芯片上实现的，因此不能接入内部信号路径进行探测。传统上， BIST-L 指令一直是外部 PC 提供的，外部 PC 上运行专门的应用软件来强迫 DUT 进入回环模式。遗憾的是，一旦断开 BIST 信号源以后，大多数收发机就会自动退出回环模式，返回正常操作，因此无法再继续进行测试 ! 应对这一挑战的常用解决方案是通过功率合成器向 DUT 输送 BIST-L 命令。功率合成器的另一个输出连接到提供测试数据流的信号发生器上，如图 11 所示。通过在测试电路中使用电源组合器，数据发生器可以在环回模式激活时，开始把测试数据发送到 DUT ，而不要求断开连接。功率合成器是一种可行的解决方案，但有它的缺点。很明显，它提高了复杂度，增加了连接错误、电气接触不良及出现其它机械问题的机会。它还需要校准所有输入源，保证正确引入抖动成分。最重要的是，功率合成器会使数据信号电压衰减高达 50% 。通过提高数据发生器的输出幅度，通常可以解决这个问题，但它会限制仪器的性能；此外，提高幅度会不可避免地引入噪声和失真。               图 11 数字信号源实现 SATA 接收端抖动容限测试的方法            但如果采用 AWG 直接合成方法的话，仪器可以代替 PC 发送 BIST-FIS 指令。换句话说， AWG 的输出是一条连续的数据流，其中先是 BIST-FIS 命令，然后是抖动的数据，在两者之间不会有中断。它不需要功率合成器或运行 BIST-FIS 软件的 PC 。图 12 是仅由两台仪器组成的基于 AWG 的抖动容限测试系统：一台仪器生成输入信号，一台仪器读取输出。 AWG 的存储器不区分 BIST-FIS 数据、带外信号、时钟信号或实际数据流及其异常事件。                      图 12 直接数字合成信号源实现 SATA 抖动容限测试方法   2.Displayport 一致性测试            在 display port Compliance Test Specification Version1 的接收端抖动容限测试中，要求信号源提供包含不同的抖动频率，抖动幅度以及抖动成分的信号，输入到 Sink 的接收端，然后看 Sink 的误码率来考验接收端的 PLL 性能，如下表 1 ， 这对于传统的数字信号源是一个挑战，请看图的传统数字信号源的解决方案，为了合成复杂的抖动成分，需要额外的增加一个噪声信号发生器和矢量信号发生器，而且两者还需要用 Power Divider 合成起来去给数字信号源去注入抖动。而图 14 的使用直接合成信号源实现方法的独特优势在于它只需按一个键，就可以输出合成的信号，这些信号包含正弦、 ISI 、 Rj 、 Pj 抖动、预加重、平衡、跳变时间和幅度控制 , 连接简便而且测试的一致性和可重复性均很高。              表 1 DisplayPort Sink 抖动容限测试规范中要求输入信号的抖动特性           图 13 数字信号源实现 DisplayPort 接收端抖动容限测试的方法                   图 14 直接数字合成信号源实现 DisplayPort 抖动容限测试的方法   3.HDMI 的一致性测试 .                   在 HDMI 的 CTS 1.4 的规范中，要求在 Sink 的抖动容限测试中除了加入两种频率的抖动外，还需要加入 TTC (transition time converter) 以及 Cable emulator 以保证信号的上升时间以及抖动成分符合规范要求。数字信号源使用图 15 的方式来实现。   对于 TTC , 要求不同的测试频率加入不同的 TTC . 分别为： 74.25MHz/450ps;148.5MHz/220ps;165MHz/200ps;222.75MHz/150ps;340MHz/60ps 对于 Cable emulator, 同样要求在不同的测试频率使用 5 种不同特性的 cable emulator. 如下表 2.   Typical(MHz) 1st Cable Emulator 2nd Cable Emulator 27 Type1 Cat1+Cat2 Type2 27MHz 74.25 Type1 Cat1 Type2 75MHz 148.5 Type1 Cat2 Type3 222.75 Type1 Cat2 Type3 340 Type1 Cat2 Type3         对于 Automotive 的 Type E 的接口，又新增加了两种类型的 Cable Emulator 而且目前只能支持 74.25MHz, 未来的 148.5 和更高分辩率还需要增加更多的 Cable Emulator.   Automotive Cable Emulator 27 Type 1            Automotive1+Automotive2 74.25 Type 1            Automotive1   表 2   HDMI Sink 抖动容限测试所要求的 Cable emulator 的类型            根据规范 , 对于 Sink 的测试，要求测试其在不同的时钟频率下的性能，这就会导致在测试过程中频繁的更换不同的 TTC 和 Cable emulator. 除了花费大量的时间外还会导致频繁的改变连接导致的信号接触不良等因素造成的测试差异。另外由于 Cable emulator 和 TTC 价格昂贵，而且有部分类型的 Cable emulator 设备厂商并不对外销售，使客户无法购买或者需要额外支出大笔费用。            而采用直接合成信号的方式产生信号的话，则可以不需要额外的 TTC 和 Cable emulator, 而 TTC 和 Cable emulator 的特性均可以采用 AWG 来进行模拟。如图 16 所示，通过 AWG 输出的信号就是包含了规定的抖动频率和抖动幅度而且加入了 TTC 和 Cable emulator 所带来的抖动和衰减的影响。换言之，可以直接将 AWG 的输出直接连接到 DUT 的输入端进行测试，而不需要进行复杂的附件连接。     图 15 数字信号源实现 HDMI 接收端抖动容限测试的方法     图 16 直接数字合成信号源实现 HDMI 抖动容限测试的方法     4.USB 3.0 的一致性测试 : 当进行抖动容限测试的时候，除了发送端和接收端的参考时钟必须加入 SSC 以外，预加重电平设置为 -3dB ，电压设为 0.75V ， DUT 设置为环回模式，测试需要注入确定性抖动 Dj( 确定性抖动的改变是通过对 Sj 每次注入改变 ) 和随机抖动 (Rj 不变 ) 。测试点在 TP1 注入抖动的要求如下 Frequency SJ RJ 500kHz 400ps 2.42ps 1MHz 200ps 2.42ps 2MHz 100ps 2.42ps 4.9MHz 40ps 2.42ps 50MHz 40ps 2.42ps 带有直接合成技术的 AWG7000B 系列，它能够直接创建带有抖动的码型和预加重等，代替了之前需要使用包括 BERT 、噪声发生器和抖动发生器三台仪器的方案，大大提高了测试的精确度和效率。由于它能够生成更高测试要求的受损波形，即使今后测试规范更新和改进，也完全可以满足要求 。 泰克的 AWG7122B 通过 SerialXpress 可以非常方便的生成各种受损波形，加入 PJ,RJ,ISI 以及预加重；可以方便的进行 Reference Cable Emulation ; 仿真用户自定义长度的线缆，用户可以确定自己的 DUT 能够正常工作的线缆的最大长度 ; 产生用户自定义 SSC profile( 比如测试需要仿真 SSC 的 Noise 以及 df/dt 的变化 ) ；进行 Sj 的注入无需考虑硬件的限制，完全通过软件产生；支持复杂的预加重功能要求；直接合成相应波形进行 LFPS 的测试。   下图是 Agilent 的 USB 3.0 的配置方案 , 需要多台仪器进行组合。   5. 无线 USB 的测试 : 由于无线 USB 采用 MB-OFDM 的调制方式，最高频率为 10.296GHz, 一般的数字信号源是无法直接实现这种调制输出的，其必须配合基带信号源和调制信号源才能进行输出，而 AWG 设备则可以采用直接合成的方法直接输出。 AWG 可以直接模拟基带，数字中频和射频信号。