标签: STA
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问 :谈谈对静态时序分析和动态时序仿真以及LEC的理解，及其各自的特点，最后阐述在其flow中所处的位置？ 答 ： 静态时序分析 也就是我们常说的STA，是根据电路的拓扑结构对所有的path进行setup 和hold 是否有violation进行分析。覆盖范围广，但是不对功能进行仿真。STA特点：快，能够对全path进行分析。 动态时序仿真 就是我们常说的postsim，它是通过pr拿到netlist和提取RC参数反标文件以及特定的激励对电路的时序和功能进行仿真。它的特点就是慢，而且还不一定能保证覆盖到critical path。 LEC （logic equipment check）是指逻辑等效检查，查看网表修改前后逻辑功能是否等价，别插入个scan chain 功能都变掉了还不知道。这个就是LEC的作用。 STA最关注的Timing signoff，查看是否有setup或hold的Violation问题。 postsim因为时间比较久，通常会优先对异步的设计或是对芯片初始化进行动态时序仿真确保无误，时间允许的话还会做大量case的后仿真。 LEC在很多地方都有应用，比如在RTL代码和综合的网表要做LEC，PR之后的网表和综合的网表也要做LEC。
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静态时序分析（StaticTimingAnalysis）基础及应用静态时序分析（StaticTimingAnalysis）基础及应用◎陈麒旭前言在制程进入深次微米世代之后，芯片（IC）设计的高复杂度及系统单芯片（SOC）设计方式兴起。此一趋势使得如何确保IC质量成为今日所有设计从业人员不得不面临之重大课题。静态时序分析（StaticTimingAnalysis简称STA）经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作，对确保IC质量之课题，提供一个不错的解决方案。然而，对于许多IC设计者而言，STA是个既熟悉却又陌生的名词。本文将力求以简单叙述及图例说明的方式，对STA的基础概念及其在IC设计流程中的应用做详尽的介绍。什么是STA？STA的简单定义如下：套用特定的时序模型（TimingModel），针对特定电路分析其是否违反设计者给定的时序限制（TimingConstraint）。以分析的方式区分，可分为Path-Based及Block-Based两种。先来看看Path-Based这种分析方式。如图一所示，信号从A点及B点输入，经由4个逻辑闸组成的电路到达输出Y点。套用的TimingModel标示在各逻辑闸上，对于所有输入端到输出端都可以找到相对应的延迟时间。而使用者给定的TimingConstraint为：1.信号A到达电路输入端的时间点为2（AT=2，AT为ArrivalTime）。2.信号B到达电路输入端的时间点为5（AT=5）。3.信号必须在时间点10之前到达输出端Y（RT=10，RT为Req……
