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一、注意 用veilog 设计程序，始终要明白实际中是一大堆电路，并且 在同步电路中，当前的输出在下一个周期才能被采样到。 在T1时刻上升沿后，C1_CLK输出，到T2时刻，C1_CLK才能被采样。 实际的电路输出C1_CLK是在T1延时一定的时间后在开始输出的，在T2时刻延时一段时间才停止输出的。所有的电路只要满足建立时间、保持时间，可以被采样的时间，就满足时序要求。 二、SPI介绍      SPI是一种高速的、全双工、同步的通信总线，并且只占用4根IO.。它以主从方式工作，这种模式通常有一个主设备和一个或者多个从设备，至少需要4根线，实际3根也可以（单向通信时），它们是SDI(数据输入)、SDO(数据输出)、SCK(时钟)、CS(片选)。 (1)MOSI - 主设备数据输出，从设备数据输入； (2)MISO-主设备数据输入，从设备数据输出； (3)SCLK- 时钟信号，由主设备产生； (4)CS - 从设备使能信号，由主设备控制；        SPI模块为了和外设进行数据交换，根据外设的要求，其输出串行同步时钟极性和相位可以进行配置，时钟极性（CPOL）对传输协议没有重大影响。如果CPOL=0,串行同步时钟的空闲状态为低电平；如果CPOL=1,则为高电平。时钟相位（CPHA）能够配置用于选择两种不同的传输协议之一。如果CPHA=0,在串行同步时钟的第一个跳变沿（上升或者下降）数据被采样；如果CPHA=1, 在串行同步时钟的第二个跳变沿数据被采样。 SPI 主模块和外设时钟相位和极性要一致。 SPI 的接口时序图如下： 下面的设计采用了CPOL=0,CPHA=0,即串行同步时钟的空闲状态为低电平，在串行同步时钟的第一个跳变沿（上升或者下降）数据被采样。 三、程序设计 1、整体思路 状态机的设计： （注意：同一个系统时钟下，当前时钟周期赋值，当前时钟周期输出，下一个时钟周期才能被采样）。在设计状态机的时候， case(s) 0:s = 1; //执行这句时，s已经输出0，但是需要等到下一个周期才能运行到状态1 1:s = 0; //同样执行这句时，s输出0，但是下个时钟周期才能执行状态0处的代码 2、 SPI_LOOP读写SPI的设计   源代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2017/10/26 08:02:14 // Design Name: // Module Name: SPI_LOOP // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module SPI_LOOP( input Clk, input Rst, input Miso, output Mosi, output Sck, output Led ); reg Led; reg IsSta; //启动发送标志 reg WrData; //发送寄存器 wire RdData; // 接收寄存器 reg s; //状态机 reg C1; //LED的延时计数器 wire IsDone; // 一次SPI传输完成 always @(posedge Clk)begin if(!Rst) Led = 0; else if(IsDone) Led = RdData ; end //SPI 读写状态机 always @(posedge Clk)begin if(!Rst)begin IsSta = 1'b0; s = 3'b0; WrData = 0; C1 = 0; end else begin case(s) 0://如果WrData16，每次WrData加1输出，否则输出0 begin IsSta = 0; s = 3'd1; C1 = 0; if(WrData16) WrData = WrData + 1'b1; else   WrData = 0; end 1,2:  //空2个时钟 s = s+1'b1; 3: //write begin IsSta = 1; s = 4; end 4: //等待一次读写完成 begin IsSta = 0; if(IsDone) s = 5; end 5: //延时 s = 0; //仿真时为了加快仿真速度用这句，否则注释掉 //begin if(C1 WrData, input IsSta, //启动一次数据读或者写 output Sck, //SPI时钟 output Mosi, output RdData, output IsDone ); reg SckState; //SPI时钟状态机 reg s; reg SckEn; //使能SPI时钟 reg IsDone; //一次读或者写操作完成 reg SckC = 0; //Sck 计数器 reg BitC = 0; //bit位计数器 wire DataOut; wire SftOut; //移位串行输出 reg Sck,SckD1; wire SckUp,SckNp; //同步整形电路，获取Sck的上升沿 //串行数据在Sck上升沿读入 assign SckUp = Sck (!SckD1); //同步整形电路，获取Sck的上升沿 //串行数据在Sck下降沿发出 //通常发送数据是下降沿，改变数据 //上升数据问题，并被读取 assign SckNp = !Sck (SckD1); always @(posedge Clk)begin SckD1 = Sck; end //SPI计数器 always @(posedge Clk)begin if(SckEn SckUp) BitC = BitC + 1'b1; else if(BitC == SPI_LEN) BitC = 4'd0; end assign Mosi = SftOut; //移位模块串行输出 //主机状态 always @(posedge Clk)begin if(!Rst)begin s = 1'b0; IsDone = 1'b0; SckEn = 1'b0; end else begin case(s) 0://空闲状态，如果 IsSta = 1 进入移位状态 begin IsDone = 1'b0; SckEn = 1'b0; if(IsSta) s = 1'b1; end 1://移位状态：使能Sck时钟，当读入或者发出的数据到达SPI_LEN后，本次操作完成 begin SckEn = 1'b1; if(BitC == SPI_LEN)begin SckEn = 1'b0; IsDone = 1'b1; s = 1'b0; end end endcase end end //SPI 时钟发生器 always @(posedge Clk)begin if(!Rst)begin SckC = 7'd0; Sck = 1'b0; SckState = 2'd0; end else begin case(SckState) 0: //如果SckEn =1 ,则开始产生SPI时钟 begin SckC = 7'd0; Sck = 1'd0; if(SckEn)   SckState = 2; end 1: //输出高电平 begin Sck = 1'b1; if(SckC = SPI_DIV)begin SckState = 2; SckC = 7'd0; end else SckC = SckC + 1'b1; end 2://输出低电平 begin Sck = 1'b0; if(SckC = SPI_DIV)begin SckC = 7'd0; if(SckEn) SckState = 1; else SckState = 0; end else SckC = SckC + 1'b1; end endcase end end wire IsSpiLd; assign IsSpiLd = IsSta; SHIFT#( .SPI_LEN(SPI_LEN) ) SHIFT_INST( .Clk(Clk), .Rst(Rst), .SckWr(SckNp), //发送触发 .SckRd(SckUp), //读触发 .IsLoad(IsSpiLd), //加载数据 .DataIn(WrData), //发出的数据 并行的 .SftIn(Miso), // 读入的数据串行的 .SftEn(SckEn), //Sck使能，同时是移位使能 .SftOut(SftOut), //串行发出 .DataOut(RdData) //读入的并行数据 ); endmodule 3、移位模块的设计 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2017/10/26 15:17:01 // Design Name: // Module Name: SHIFT // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module SHIFT# ( parameter SPI_LEN = 4'd8 ) ( input Clk, input SckWr, //写触发时钟 input SckRd, //读触发时钟 input Rst,   input IsLoad, //加载数据信号 input DataIn, input SftIn, //移位输入 input SftEn, //移位使能 output SftOut, //移位输出 output reg DataOut //移位并行输出 ); reg DataInt;//发送数据寄存器 assign SftOut = DataInt ; //移位输出 always @(posedge Clk)begin if(!Rst)begin DataInt = 0; DataOut = 0; end   else if(IsLoad) DataInt = DataIn; //加载数据到寄存器 else if(SftEn)begin if(SckWr) DataInt = {DataInt ,1'b0};//移位输出 if(SckRd) DataOut = {DataOut ,SftIn};//移位输入 end     end   endmodule 4、仿真 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2017/10/26 15:29:21 // Design Name: // Module Name: simu // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module simu( ); reg Clk; reg Rst; reg Miso; wire Mosi; wire Sck; wire Led; SPI_LOOP in( .Clk(Clk), .Rst(Rst), .Mosi(Mosi), .Miso(Miso), .Sck(Sck), .Led(Led) ); always @(*) Miso = Mosi; initial begin Clk = 0; Rst = 0; #10 Clk = !Clk; #10 Clk = !Clk; #10 Clk = !Clk; Rst = 1; forever #10 Clk = !Clk; //周期50M end initial begin $monitor($time,,,Led = %b ,Led); end   endmodule 仿真结果 ​ ​

​ ​ 8bit 串进并出，并进串出 1、源代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2017/10/22 18:09:21 // Design Name: // Module Name: shift // Project Name: // Target Devices: // Tool Versions: // Description:  8bit并进，1bit串出；1bit串进，8bit并出 // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module shift( input clk,   input sft_clk,  //移位时钟 input rst, input is_load,  //加载数据信号 input data_in,  //输入8bit并行数据 input sft_in,  //1bit 串行输入 input sft_en,  // 移位使能 output sft_out,   // 1bit 串行输出 output data_out  // 8bit 并行输出 ); reg data_temp;   assign data_out = data_temp; assign sft_out = data_temp ;   /* 数据从MSB开始移出，到串行输出； 在使能后，每个移位时钟上升沿，串行输入，不断从LSB往MSB */ always @(posedge clk)begin if(!rst) data_temp = 0; else if(is_load) data_temp = data_in; //加载数据 else if(sft_clk)begin   //移位时钟上升沿移位 if(sft_en) data_temp = {data_temp ,sft_in}; end end endmodule RTL 视图 仿真代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2017/10/22 19:01:06 // Design Name: // Module Name: simu // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module simu( ); reg clk; reg sft_clk; reg rst; reg is_load; reg data_in; reg sft_in; reg sft_en; wire sft_out; wire data_out; shift inst( .clk(clk), .sft_clk(sft_clk), .rst(rst), .is_load(is_load), .data_in(data_in), .sft_in(sft_in), .sft_en(sft_en), .sft_out(sft_out), .data_out(data_out) );   initial begin clk = 0; sft_clk = 0; rst = 0; is_load = 0; data_in = 0; sft_in = 0; sft_en = 0; #10 clk = ~clk; #10 clk = ~clk; #10 clk = ~clk; rst = 1; //复位完成 forever #10 clk = ~clk; end   reg  C1; always @(posedge clk)begin sft_clk = ~sft_clk; end always @(posedge clk)begin if(!rst)begin is_load = 1'b1; data_in = 8'haa; sft_in = 1'b0; C1 = 4'd0;     end else if(sft_clk)begin // 当 C18 的时候，使能移位时钟 if( C1 4'd8)begin is_load = 1'b0; sft_en = 1'b1; sft_in = !sft_in; C1 = C1 + 1'b1; end else begin //当 C18的时候，加载数据0 sft_en = 1'b0; C1 = 4'd0; data_in = 8'h00; is_load = 1'b1; end end end initial begin $monitor($time,,,sft_out=%b  data_out=%b ,sft_out,data_out); end endmodule 仿真波形 打印输出

一、设计简单的计数器 1、计数器源代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2017/10/22 15:16:21 // Design Name: // Module Name: counter // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module counter( input reset, input clk, output out ); reg out; always @(posedge clk)begin if(reset) out = 0; else out = out + 1; end endmodule RTL模型 RTL技术原理图 仿真源代码 `timescale 1ns / 1ps  //1ns的仿真刻度，1ps的仿真精度 ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2017/10/22 15:28:44 // Design Name: // Module Name: simu // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module simu( ); reg reset; reg clk; wire out; parameter DELAY = 100; counter inst( .reset(reset), .clk(clk), .out(out) ); always #(DELAY / 2) clk  = ~clk; initial begin clk = 0;   //输入信号必须初始化 reset = 0; #DELAY reset = 1; #DELAY reset = 0; #(DELAY*20) $finish; end initial $monitor($time,,,clk = %d  reset = %d  out = %d,clk,reset,out); endmodule 仿真波形输出 打印输出结果 ​ ​

一、时序设计 方法1.通过状态机来实现，通过verilog控制FPGA，让它该快的时候快，该慢的时候慢。 方法2.FPGA中运行CPU        把逻辑控制顺序复杂的事情用C代码来实现，而实时处理部分用verilog实现，并且verilog这部分可以被C代码控制。Xilinx的FPGA目前支持的CPU有Microblaze，ARM9,POWERPC，其中Microblaze是软核，其余的两款是硬核。   （1）软核就是用代码实现的CPU核，配置灵活；    （2）硬核就是一块电路，已经做好了，不能再发生变化； 软核灵活性好，但是要占用FPGA的资源。硬核不占用FPGA的资源，速度和性能更好。比如Xilinx的DDR内存控制器，就是一种硬核，其运行速度很高。 二、基础语法 1. always @(),括号里是*，表明是一直敏感的； 2.   (1)   =  非阻塞赋值，在一个always模块中，所有语句一起更新     （2） =   阻塞赋值，或者给信号赋值，如果在always模块中，这条语句被立刻执行。 非阻塞赋值 always @(posedge clk)begin       a = b;        c = a;     end 执行结果是a的值是b,c的结果依旧是a 阻塞赋值 always @(posedge clk)begin a = b; c = a; end        执行结果a的值是b，c的结果也是b。 一般我们使用的都是非阻塞的赋值语句，这样可以很好地控制同步性。 3、预处理命令 `include file1.v `define X=1; `define Y; `ifdef Y Z = 1; `else Z = 0; `endid       有时候需要一些公共的宏参数，我们可以放在一个文件中，比如文件名XXX.v,。那么我们就可以 `include XXX.v ，就可以包含文件中定义的宏参数 三、小练习 1.加法器的设计 module adder( input a, input b, input cin, output sum, output cout ); assign {cout,sum} = a + b + cin; endmodule RTL视图 RTL 技术原理图 仿真代码 `timescale 1ns / 1ps  //1ns的仿真刻度，1ps的仿真精度 ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2017/10/22 10:47:58 // Design Name: // Module Name: simu // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module simu( ); reg a; reg b; reg cin; wire cout; wire sum; reg i,j; //中间变量 adder inst( .a(a), .b(b), .cin(cin), .cout(cout), .sum(sum) ); initial begin a =0; b=0; cin=0; for(i=1;i16;i=i+1) #10 a = i; end initial begin for(j=1;j16;j=j+1) #10 b = j; end initial begin $monitor($time,,,%d + %d + %b = {%b,%d},a,b,cin,cout,sum); #160 $finish; //160ns 后仿真结束 end endmodule 仿真波形 打印输出结果 ​ ​