标签: SSTL

DDR4 SDRAM （Double Data Rate Fourth SDRAM）：DDR4提供比DDR3/ DDR2更低的供电电压1.2V以及更高的带宽，DDR4的传输速率目前可达2133～3200MT/s。DDR4 新增了4 个Bank Group 数据组的设计，各个Bank Group具备独立启动操作读、写等动作特性，Bank Group 数据组可套用多任务的观念来想象，亦可解释为DDR4 在同一频率工作周期内，至多可以处理4 笔数据，效率明显好过于DDR3。 另外DDR4增加了DBI（Data Bus Inversion）、CRC（Cyclic Redundancy Check）、CA parity等功能，让DDR4内存在更快速与更省电的同时亦能够增强信号的完整性、改善数据传输及储存的可靠性。 以下两张图可以清晰对比 DDR3 以及 DDR4 的参数差异： POD 和 SSTL 的比较 POD 作为DDR4新的驱动标准，最大的区别在于接收端的终端电压等于VDDQ，而DDR3所采用的SSTL接收端的终端电压为VDDQ/2。这样做可以降低寄生引脚电容和I/O终端功耗，并且即使在VDD电压降低的情况下也能稳定工作。其等效电路如图1(DDR4), 图2(DDR3)。 图1 POD ((Pseudo Open Drain) 图2 SSTL(Stub Series Terminated Logic) 这样修改的优点是： 可以看出，当DRAM在低电平的状态时，SSTL和POD都有电流流动 图3 DDR4 图4 DDR3 而当DRAM为高电平的状态时，SSTL继续有电流流动，而POD由于两端电压相等，所以没有电流流动。这也是DDR4更省电的原因 图5 DDR4 图6 DDR3 BG 设计原因 到了 DDR4 的时代， JESD 组织认为，数据预取的增加变得更为困难，所以推出了 Bank Group 的设计。 Bank Group 架构是什么样的，有何优势呢？具体来说就是每个 Bank Group 可以独立读写数据，这样一来内部的数据吞吐量大幅度提升，可以同时读取大量的数据，内存的等效频率在这种设置下也得到巨大的提升。 DDR4 架构上采用了 8n 预取的 Bank Group 分组，包括使用两个或者四个可选择的 Bank Group 分组，这将使得 DDR4 内存的每个 Bank Group 分组都有独立的激活、读取、写入和刷新操作，从而改进内存的整体效率和带宽。如此一来如果内存内部设计了两个独立的 Bank Group ，相当于每次操作 16bit 的数据，变相地将内存预取值提高到了 16n ；如果是四个独立的 Bank Group ，则变相的预取值提高到了 32n 。 DDR3 Multi-drop bus DDR4 Point to Point 在 DDR3 内存上，内存和内存控制器之间的连接采用是通过多点分支总线来实现。这种总线允许在一个接口上挂接许多同样规格的芯片。我们都知道目前主板上往往为双通道设计四根内存插槽，但每个通道在物理结构上只允许扩展更大容量。这种设计的特点就是当数据传输量一旦超过通道的承载能力，无论你怎么增加内存容量，性能都不见的提升多少。这种设计就好比在一条主管道可以有多个注水管，但受制于主管道的大小，即便你可以增加注水管来提升容量，但总的送水率并没有提升。因此在这种情况下可能 2GB 增加到 4GB 你会感觉性能提升明显，但是再继续盲目增加容量并没有什么意义了，所以多点分支总线的好处是扩展内存更容易，但却浪费了内存的位宽。 ( 通过这个理解带宽 ) 数据总线倒置 (DBI) 如上面描述，根据POD的特性，当数据为高电平时，没有电流流动，所以降低DDR4功耗的一个方法就是让高电平尽可能多，这就是DBI技术的核心。举例来说，如果在一组8-bit的信号中，有至少5-bit是低电平的话，那么对所有的信号进行反转，就有至少5-bit信号是高电平了。DBI信号变为低表示所有信号已经翻转过(DBI信号为高表示原数据没有翻转)。这种情况下，一组9根信号（8个DQ信号和1个DBI信号）中，至少有五个状态为高，从而有效降低功耗。 图7 DBI Example 参考电压 Vref 众所周知，DDR信号一般通过比较输入信号和另外一个参考信号（Vref）来决定信号为高或者低，然而在DDR4中，一个Vref却不见了，先来看看下面两种设计，可以看出来，在DDR4的设计中，VREFCA和DDR3相同，使用外置的分压电阻或者电源控制芯片来产生，然而VREFDQ在设计中却没有了，改为由芯片内部产生，这样既节省了设计费用，也增加了Routing空间。 图9 DDR3设计 图10 DDR4设计 DRAM 内部VREFDQ通过寄存器(MR6)来调节，主要参数有Voltage range, step size, VREF step time, VREF full step time ，如下表所示。 表4 参考电压 每次开机的时候，DRAM Controller都会通过一系列的校准来调整DRMA端输入数据信号的VREFDQ，优化Timing和电压的Margin，也就是说，VREFDQ 不仅仅取决于VDD, 而且和传输线特性，接收端芯片特性都会有关系，所以每次Power Up的时候，VREFDQ的值都可能会有差异。