标签: 移位累加寄存器

基于空间咨询委员会（CCSDS）推荐的深空通信标准，针对码长为4096，码率为1/2、2/3、4/5的LDPC码，提出了一种实现在FPGA的编码器设计方法。根据生成矩阵的块循环特性，使用移位累加寄存器来设计编码器，3个码率使用同一套触发器，从而极大的节省了硬件消耗资源。