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各厂商综合工具，对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a statement, or a port connection 不同的综合方式。 语法为： /* synthesis, 下面就是Altera的几个常用的Synthesis attributes   Noprune A Verilog HDL synthesis attribute that prevents the Quartus II software from removing a register that does not directly or indirectly feed a top-level output or bidir pin. For example: reg reg1 /* synthesis noprune */;   keep A Verilog HDL synthesis attribute that directs Analysis Synthesis to not minimize or remove a particular net when optimizing combinational logic. For example: wire keep_wire /* synthesis keep */;   preserve A Verilog HDL synthesis attribute that directs Analysis Synthesis to not minimize or remove a particular register when eliminating redundant registers or registers with constant drivers. For example: reg reg1 /* synthesis preserve */;   ram_init_file A Verilog HDL synthesis attribute that specifies initial contents of an inferred memory. For example: reg mem /* synthesis ram_init_file = " my_init_file.mif" */;   ramstyle A Verilog HDL synthesis attribute that specifies the type of TriMatrix Memory block to use when implementing an inferred RAM. M512", "M4K", "M9K", "M144K", "MLAB", "M-RAM” For example: reg my_ram /* synthesis ramstyle = "M512" */;   translate_off or translate_on Verilog HDL synthesis directives that direct Analysis Synthesis to ignore portions of the design code that are specific to simulation and not relevant to logic synthesis. For example: parameter tpd = 2; // Generic delays // synthesis translate_off #tpd; // synthesis translate_on   关于状态机有下面三个综合属性:   full_case A Verilog HDL synthesis attribute that directs Analysis Synthesis to treat unspecified state values in a Verilog Design File Case Statement as don't care values, and therefore to treat the Case Statement as "full". 仅用于Verilog ,与case 语句一起使用表明所有可能的状态都已经给出不需要其他逻辑保持信号的值. module full_case (a, sel, y);    input a;    input sel;    output y;    reg y;    always @(a or sel)                case (sel)      // synthesis full_case           2'b00: y="a" ;          2'b01: y="a" ;          2'b10: y="a" ;       endcase endmodule parallel_case A Verilog HDL synthesis attribute that directs Analysis Synthesis to implement parallel logic rather than a priority scheme for all case item expressions in a Verilog Design File Case Statement. 仅用于Verilog ,与case 语句一起使用强制生成一个并行的多路选择结构而不是一个优 先译码结构. module parallel_case (sel, a, b, c);    input sel;    output a, b, c;    reg a, b, c;    always @(sel)                  begin       {a, b, c} = 3'b0;       casez (sel)                // synthesis parallel_case           3'b1??: a = 1'b1;          3'b?1?: b = 1'b1;          3'b??1: c = 1'b1;       endcase    end endmodule syn_encoding A Verilog HDL synthesis attribute that determines how the Quartus II software should encode the states of an inferred state machine. 强制重新状态机的状态编码方式.有default,one-hot,sequential,gray,johnson,compact,user几种编码方式 (* syn_encoding = "user" *) reg state; parameter init = 0, last = 3, next = 1, later = 2; always @ (state) begin case (state) init: out = 2'b01; next: out = 2'b10; later: out = 2'b11; last: out = 2'b00; endcase end In the above example, the states will be encoded as follows: init   = "00" last   = "11" next   = "01" later   = "10"    

Synplify Pro是Synplicity公司(Synopsys公司于2008年收购了Synplicity公司, 其客户遍布于通讯、半导体、航空/航天、计算机和军事电子等诸多领域，如：Philips，Agilent，Cisco，Lockheed，GE，Siemens，Lucent，Ericsson，Huawei，ZTE，UTStarcom等。本人所在公司即其中之一。)的高性能FPGA综合工具，为复杂可编程逻辑设计提供了优秀的HDL综合解决方案，它包含了BEST算法对设计进行整体优化。打开它的界面，最醒目的就是左侧偏上位置一个大大的“Run”按钮。就好像是在告诉你“你要做的就只是点一下‘Run’”。事实也的确如此。不过，想要用好它，可不是点一下“Run”这么简单。当然，这篇文章无意也不可能成为Synplify Pro的User Guide。只对使用过程中最常用的选项及命令作个介绍。 一、 状态机相关 FSM Compiler Option FSM Compiler是一个全局选项。勾选此选项之后Synplify Pro会自动检测代码中的状态机，根据状态数量的不同选择不同的编码方式。状态数量在0~4之间采用顺序编码(Sequential)，状态数量在5~40之间采用独热码(One hot)，状态数量在40以上采用格雷码(Gray)。对状态机状态进行“可到达分析”，优化掉无法到达的状态和无法执行到的语句。 FSM Explorer Option 它是FSM Compiler的一个子选项，勾选FSM Explorer则FSM Compiler也会被自动选中。勾选FSM Explorer会影响状态机的编码方式，它对每一个检测到的状态机尝试三种不同的编码方式之后选择最优的编码方式。 Syn_state_machine Directive 与FSM Compiler的不同之处在于FSM Compiler是全局选项，而syn_state_machine Directive是局部指令，使用方法如下： reg       curr_state    /* synthesis syn_state_machine=1 */; 如果我们希望某一部分代码按状态机综合但是我们没有勾选FSM Compiler选项或者FSM Compiler没有将它视为状态机，则可以使用上述代码描述将其指定为状态机。同样，也可以将其指定为“非状态机”。 Syn_encoding Attribute BTW:Attribute和Directive的区别在于Attribute是“综合时作用”，而Directive是“编译时作用”；Attribute和工艺（如ALTERA或XILINX，或同一厂家不同系列）相关，而Directive和工艺无关。 Syn_encoding Attribute的使用方法如下： reg       curr_state    /* synthesis syn_encoding=”safe,gray” */; Syn_encoding Attribute可选的值有“onehot”，“gray”，“sequential”，“safe”，“original”。强烈建议对每一个状态机使用“safe”，它可以在状态机受到扰动进入非法状态时自动将其复位到一个有效的状态，避免状态机“死机”。 二、 面积和速度优化 Resource Sharing Option 是一个全局选项，勾选此选项则允许编译器共用互相排斥语句中的算术单元，常用于加法器、减法器等，有时对Reg/LUT也会略有减少。 Pipelining Option Retiming Option 它们都是全局选项。若选中Retiming则Pipelining会自动被选中。Pipelining只改变寄存器的位置，通过移动寄存器的位置优化寄存器之间的组合逻辑级数，达到优化时序的目的。而Retiming不仅改变寄存器的位置还可能改变寄存器的数量。值得注意的是，它在改变寄存器数量时不会改变寄存器的级数，确保设计者预期的逻辑功能不被改变。 Fanout Guide – one of the Device Mapping Options Fanout Guide是全局选项，默认一般为10000，如果设计中有较多单元fanout太大导致最终实现时序难收敛，可以视情况设置。减小扇出则Synplify Pro会自动使用更多的逻辑资源来进行逻辑复制。 Syn_maxfan Attribute Syn_maxfan是局部属性。它可以用来改变特定单元的扇出，优先级高于全局Fanout Guide选项。下面是一个使用Syn_maxfan attribut的例子： reg       data_out    /* synthesis syn_maxfan=10 */; 三、 其他常用选项及命令 Translate_off/translate_on Directive Translate_off/translate_on必须成对出现。Translate_off之后的语句将在综合过程中被跳过，直到translate_on出现。 Translate_off/translate_on常用于在综合时自动屏蔽仿真需要的语句。以下是一个使用translate_off/translate_on的例子： //synthesis translate_off `define SIM_ON //synthesis translate_on Syn_black_box Directive Syn_black_box指令用来将特定模块当成黑盒综合。不论该模块内容是否为空，但要求模块接口已经定义好。曾经在Stratix IV刚发布样片时做一个S-IV的项目，当时已有的Synplify Pro版本只能支持到S-III, 而S-IV与S-III的基本逻辑单元结构完全一样的。当时对S-IV底层强相关的模块使用syn_black_box，然后项目采用S-III器件综合出网表。再将网表和那几个被当作黑盒的模块一起使用Quartus II实现。 Syn_keep/syn_preserve/syn_noprune Directive Syn_preserve用来保留寄存器，综合工具可能优化掉同样输入或扇出为0的寄存器，使用syn_preserve可以保留它们。 Syn_keep用来保留连线或组合逻辑。 Syn_noprune用来保留一个black box，如果一个black box的输出扇出为0，则该黑盒可能会被优化掉，使用syn_noprune可以保护它不被优化掉。 Syn_useioff Attribute (Technology related) Syn_useioff attribute用来将输入输出寄存器置入FPGA的IO寄存器。它可以对输入输出管脚、输出寄存器或工程的顶层设置。 Syn_useioff attribute和工艺相关性较大，使用时需确认所用FPGA器件是否支持该属性。同时，该属性只是“尽力而为”，并不能保证最终结果一定符合设计者意图，强烈建议最终实现后在ISE/Quartus II中检查确认。 Syn_probe Attribute Syn_probe attribute 可以用来方便测试。对一个内部寄存器使用syn_probe后，它在综合出的网表中成为顶层端口。若不使用该属性，则可能需要逐级修改设计文件(HDL代码)将内部寄存器连接到顶层。 大部分的内容是根据本人2年多前的笔记整理出来，如有纰漏，欢迎朋友们指正:-)