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布线的策略－直角－差分－蛇形布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。主要从直角走线，差分走线，蛇形线等三个方面来阐述。1．直角走线直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。传输线的直角带来的寄生电容可以由下面这个经验公式来计算：C=61W(Er)1/2/Z0在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2=2.2*0.0101*50/2=0.556ps通过计算可以看出，直角走线带来的电容效应是极其微小的。由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左……

现代PCB测试的策略随着自动测试设备成为电子装配过程整体的一部分，DFT必须不仅仅包括传统的硬件使用问题，而且也包括测试设备诊断能力的知识。为测试着想的设计(DFT,designfortest)不是单个人的事情，而是由设计工程部、测试工程部、制造部和采购部的代表所组成的一个小组的工作。设计工程必须规定功能产品及其误差要求。测试工程必须提供一个以最低的成本、最少的返工达到仅尽可能高的第一次通过合格率(FPY,first-passyield)的策略。制造部和品质部必须提供生产成本输入、在过去类似的产品中什么已经做过、什么没有做过、以及有关为产量着想的设计(DFV,designforvolume)提高产量的帮助。采购部必须提供可获得元件，特别是可靠性的信息。测试部和采购部在购买在板(on-board)测试硬件的元件时，必须一起工作以保证这些元件是可获得的和易于实施的。通常把测试系统当作收集有关历史数据的传感器使用，达到过程的改善，这应该是品质小组的目标。所以这些功能应该在放置/拿掉任何节点选取之前完成。参数在制订测试环境的政策之前，准备和了解是关键的。影响测试策略的参数包括：可访问性。完全访问和大的测试焊盘总是为制造设计电路板的目标。通常不能提供完全访问有四个原因：    板的尺寸。设计更小；问题是测试焊盘的“额外的”占板空间。不幸的是，多数设计工程师认为测试焊的可访问性是印刷电路板上(PCB)较不重要的事情。当由于不能使用在线测试仪(ICT,in-circuittester)的简单诊断，产品必须由设计工程师来调试的时候，情况就会是另一回事。如果不能提供完全访问，测试选择是有限的。    功能。在高速设计中损失的性能影响板的部分，但可以逐步缩小在产品可测试性上的影响。    板的尺寸/节点数。这是当物理板得尺寸在任何现有……