标签: 时序逻辑
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EDN博客精华文章 作者： ilove314 利用有限状态机进行复杂时序逻辑的设计： 目的：掌握利用有限状态机实现复杂时序逻辑的方法。 在数字电路中我们已经学习过通过建立有限状态机来进行数字逻辑的设计，而在Verilog HDL硬件描述语言中，这种设计方法得到进一步的发展。通过Verilog HDL提供的语句，我们可以直观地设计出适合更为复杂的时序逻辑的电路。关于有限状态机的设计方法在教材中已经作了较为详细的阐述，在此就不赘述了。 下例是一个简单的状态机设计，功能是检测一个5位二进制序列“10010”。考虑到序列重叠的可能，有限状态机共提供8个状态（包括初始状态IDLE）。 状态机设计确实是一个很实用的工具，可以加快设计的进展。当然在进行状态机原理图的会之前设计者心里要清楚各个状态间如何进行转换。 这是状态机设计的原理图： 以下是用StateCAD的自带激励仿真进行的功能仿真，可能是对这个仿真工具还不太熟悉吧，感觉不是很好用。在输入的码序列CODE_IN出现10010后CHECK立马出现一个高电平信号。 以下是用MODELSIM进行的仿真。也是在CODE_IN出现10010以后CHECK会有一个高电平。 用状态机设计后生成的VerilogHDL：
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模十同步可逆计数器设计模十同步可逆计数器设计刘渝瑜清华大学电子系２００４年４月１日基本概念计数器是最常用的一种时序逻辑部件；计数器的基本功能是统计输入脉冲的个数；计数器的模：计数器最多能统计的脉冲个数，用N表示；YuyuLiu,DepartmentofElectronicEngineering,TsinghuaUniversityPage2设计要求模10同步可逆计数器模10（N＝10）：最多完成10个输入脉冲的统计；同步：电路中所有触发器公用一个时钟信号，该时钟信号就是被计数的输入脉冲；可逆：根据外部输入控制信号的不同，计数器可实现加法计数或减法计数。YuyuLiu,DepartmentofElectronicEngineering,TsinghuaUniversityPage3设计要求计数脉冲ＣＰ进位信号Ｚ加／减控制信号Ｍ计数器加/减控制信号M：M=1加法计数，M＝0减法计数；输出进位信号Z：计数器满量（计数到10）时Z＝1，其余状态Z=0。YuyuLiu,DepartmentofElectronicEngineering,TsinghuaUniv……
