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三电平逆变器是储能系统或者光储系统的基本工作拓扑，在这些应用中应用广泛，本文主要从基本工作原理及器件选型上进行讨论。 关控制在交流侧产生三电平相电压，经过滤波电路之后得到正弦波。 一 .NPC 和 ANPC 的拓扑概要分析 图 1 NPC 中性点箝位逆变器 上图 1 中描述了 NPC 的拓扑，这个是一个多电平拓扑，这个拓扑中所有开关都是额定电压设在一半的总线电压，器件的电压应力比较低，因此功率器件开关损耗也相对较低，所以在 NPC 拓扑中，对于 800V-1000V 的总线电压，可以使用 650V-700V 等级的器件，相比 1200V 器件可以达到更低的开关损耗。 NPC 拓扑的输出电流纹波较小，这会优化输出滤波电感的大小，用较小的电感维持相应的 THD, 拓扑不仅可以产生较小畸变的输出电压，同时可以最小化开关器件的 dv/dt 电压应力，从而减小 EMI. 这个拓扑提供了功率的双向传输，当开关频率高于 50kHz 时是更好的选择，因为其低的开关损耗和较高的效率。虽然控制上比较复杂，但是此拓扑改善了功率密度和效率等特性。作为一个双向 DC/AC 拓扑，它非常适合储能逆变器及光储系统中的逆变部分。 除了上述优势之外，其缺点也显而易见，比如开关器件较多，同时对应的门级驱动器也较多。由于使用了功率二极管，所以其热分布不均匀，热管理也是一个挑战。 图 2 ANPC 有源中性点箝位逆变器 相对于NPC拓扑而言，如上图 2 所示， ANPC 逆变器是一个 NPC 逆变器的改善版本， NPC 拓扑中的二极管在这个拓扑中变为了有源开关。这样的变化，使得系统可以得到更一致的损耗分布，使得热管理更容易，开关的导通电压可以减小，改善了效率和功率密度。 ANPC 拓扑的其余部分和 NPC 基本一致，后面我们会以 ANPC 拓扑为例，简述其基本工作原理。 二 .ANPC 三电平逆变器的基本工作原理 图 3 ANPC 的三相逆变器拓扑架构图 上述图 3 为 ANPC 三电平三相逆变器的拓扑架构简图，为了更进一步的简化分析，我们分离出单独的一相电路，如下图 4 所示。另外两相电路的运行原理类似，此处不详细分析。 图 4 ANPC 的单相逆变器桥臂 总体而言，每一相有 6 个开关器件，其中 Q1,Q5,Q2 在正半周期内为闭合状态， Q4,Q6,Q3 在电路负半周期为闭合状态。 Q2,Q3 为慢速开关，在每一个正弦半周期内，将电感连接到 Q1,Q5, 或者 Q4,Q6 的高频开关对，每一个快速开关对，在工作的半个周期内以同步降压模式运行。 图 5 ANPC 正半周期工作的状态分析 接下来，我们分析一下电路在正半周期内的工作情况。 其中，作为慢速开关，工作在 100Hz ， Q2 在整个半周期内保持开启状态， Q1 主开关闭合时，电路处于激磁状态，建立从 V+ 总线电压到电感的电流路径。此状态下，由于 Q1 和 Q2 都打开，则 Q3,Q4 承受全部的总线电压，为避免器件之间不均匀，保持 Q6 开启， Q3 和 Q4 的中点连接到中性点，二者平均分配电压。 Q1, Q6 在正负半周期之间的死区时间内关闭，电感流过 Q5, Q2 续流 , 连续模式下， Q5 为同步二级管，电感器节点连接到中性点。在此状态下，续流时 Q3, Q4 只承受一半的总线电压，因此无需保持 Q6 接通实现电压平衡。 图 6 ANPC 负半周期工作的状态分析 负半周期工作情况如图 6 所示。类似于正半周期，在负半周期内工作时，作为慢管工作在 100Hz ， Q3 一直保持开启。 在导通激磁阶段， Q3,Q4 导通，电感器连接到 V-,Q5 在该状态下开启，以便平衡 Q1,Q2 之间的电压应力。在主开关 Q4 关断续流状态下， Q6, Q3 维持电感电流，电感器开关节点连接到中性点。 以上就是 ANPC 的单独一相在整个周期的工作情况。 三． ANPC 拓扑的开关应力和损耗情况分析 根据上述原理分析，主功率器件只需要一半的总线电压的应力，所以 1000V 的直流总线电压下，可以使用 650V-700V 的功率器件。 其中由于拓扑运行需要， Q2 和 Q3 为慢速开关，运行在 100Hz 工频，所以可以选择普通的 Si 的功率 MOSFET 即可。而 Q1, Q5 及 Q4,Q6 都是运行于高频的功率器件，所以选择宽禁带器件，可以提升开关频率及功率密度。 除去平衡电压应力的开关管，同一时刻有两个开关器件导通（包含一个快管和一个慢管），所以对于导通损耗而言，需要根据相应允许的功耗去选择功率器件 Rdson 。 对于开关损耗而言， Q1,Q4 为控制的主开关对应于每一个半周期，因此会出现开关损耗。 Q5,Q6 为续流同步开关，因此会有零电压开关状态，在死区时间内体二极管导通，其存在正向压降和反向恢复损耗，而宽禁带器件的反向恢复损耗可以忽略。 Q2,Q3 的开关频率非常低，仅仅作为半周期的常通开关，所以其开关损耗可以忽略。 总结，以上简要分析 NPC 及 ANPC 拓扑的基本工作原理。 关注公众号“优特美尔商城”，获取更多电子元器件知识、电路讲解、型号资料、电子资讯，欢迎留言讨论。

在本篇文章中，我将从不同方面深入介绍降压、升压和降压-升压拓扑结构。 降压转换器 图1是非同步降压转换器的原理图。降压转换器将其输入电压降低为较低的输出电压。当开关Q1导通时，能量转移到输出端。 图 1 ： 非同步降压转换器原理图 公式1计算占空比： 公式2计算最大金属氧化物半导体场效应晶体管（MOSFET）应力： 公式3给出了最大二极管应力： 其中 Vin 是输入电压， Vout 是输出电压， Vf 是二极管正向电压。 与线性稳压器或低压差稳压器（LDO）相比，输入电压和输出电压之间的差异越大，降压转换器的效率就越高。 尽管降压转换器在输入端具有脉冲电流，但由于的电感 - 电容（LC）滤波器位于转换器的输出端，输出电流是连续的。结果，与输出端的纹波相比，反射到输入端的电压纹波将会更大。 对于占空比小且输出电流大于3A的降压转换器，建议使用同步整流器。如果您的电源需要大于30A的输出电流，建议使用多相或交错功率级，因为这样可以最大限度地减少组件的应力，在多个功率级之间分散产生的热量，并减少转换器输入端的反射纹波。 使用N-FET时会造成占空比受限，因为自举电容需要在每个开关循环进行再充电。在这种情况下，最大占空比在95-99％的范围内。 降压转换器通常具有良好的动态特性，因为它们为正向拓扑结构。可实现的带宽取决于误差放大器的质量和所选择的开关频率。 图2至图7显示了非同步降压转换器中FET、二极管和电感器在连续导通模式（CCM）下的电压和电流波形。 升压转换器 升压转换器将其输入电压升高为更大的输出电压。当开关Q1不导通时，能量转移到输出端。图8是非同步升压转换器的原理图。 图 8 ： 非同步升压转换器原理图 公式4计算占空比： 公式5计算最大MOSFET应力： 公式6给出了最大二极管应力： 其中 Vin 是输入电压， Vout 是输出电压， Vf 是二极管正向电压。 使用升压转换器，可以看到脉冲输出电流，因为LC滤波器位于输入端。因此，输入电流是连续的，输出电压纹波大于输入电压纹波。 在设计升压转换器时，重要的是要知道，即使转换器不在进行切换，也会有从输入到输出的永久连接。必须采取预防措施，以防输出端可能发生的短路事件。 对于大于4A的输出电流，应使用同步整流器替换二极管。如果电源需要提供大于10A的输出电流，强烈建议采用多相或交错功率级方式。 当在CCM模式下工作时，升压转换器的动态特性由于其传递函数的右半平面零点（RHPZ）而受到限制。由于RHPZ无法补偿，所以可实现的带宽通常将小于RHPZ频率的五分之一到十分之一。请参见公式7： 其中 Vout 是输出电压，D是占空比， Iout 是输出电流， L1 是升压转换器的电感。 图9至图14显示了非同步升压转换器中FET、二极管和电感器在CCM模式下的电压和电流波形。 降压 - 升压转换器 降压-升压转换器是降压和升压功率级的组合，共享相同的电感器。参见图15。 图 15 ： 双开关降压-升压转换器原理图 降压-升压拓扑结构很实用，因为输入电压可以比输出电压更小、更大或相同，而需要输出功率大于50W。 对于小于50W的输出功率，单端初级电感转换器（SEPIC）是一种更具成本效益的选择，因为它使用较少的组件。 当输入电压大于输出电压时，降压-升压转换器以降压模式工作；输入电压小于输出电压时，在升压模式下工作。当转换器在输入电压处于输出电压范围内的传输区域中工作时，处理这些情况有两个概念：或是降压和升压级同时有效，或是开关循环在降压和升压级之间交替，每个通常以正常开关频率的一半运行。第二个概念可以在输出端引起次谐波噪声，而与常规降压或升压工作相比，输出电压精度可能不那么精确，但与第一个概念相比，转换器将更加有效。 降压-升压拓扑结构在输入和输出端都有脉冲电流，因为任一方向都没有LC滤波器。 对于降压-升压转换器，可以分别使用降压和升压功率级计算。 具有两个开关的降压-升压转换器适用于50W至100W之间的功率范围（如LM5118），同步整流功率可达400W（与LM5175相同）。建议使用与未组合降压和升压功率级相同的电流限制的同步整流器。 您需要为升压级设计降压-升压转换器的补偿网络，因为RHPZ会限制稳压器带宽。 来源：https://e2echina.ti.com/blogs_/b/power_house/posts/52800

上篇文章把拓扑里面最常见的T型和Fly_by型拓扑简单的总结后，本期的围殴话题又该划上句号了，在此也感谢大家的一贯支持和意见，尤其是某些细 心的小伙伴们帮忙指出了中间的一些错误，当然还有我们勤劳得像小蜜蜂一样的高速先生成员们，虽然我们知道每周2篇的原创技术文章写到后面是越来越难（一边 忙项目还要一边想下篇文章该写什么了，臣妾做不到啊！有莫有？），但我们还是一如既往的在坚持着。所以也希望广大喜欢高速先生文章的伙伴们珍惜我们的劳动 成果，如果觉得好且很受用，欢迎大家点赞及转发，转发请注明出处及作者，我们不介意，不要学“某位”同学哈！ 回到正题，在这个围殴开篇的时候征集了大伙的一些问题及最感兴趣的话题，其中最多的是 T型拓扑和Fly_by拓扑的应用 ，所以上一篇文章中我们特意针对 T型 和 Fly_by拓扑 已经做了一些总结。那么这一篇就让我们再来回顾下其他的拓扑和端接方式吧,同时也将开篇时大家的一些其他问题争取在终结篇给大家答复。 首 先，简单总结下各拓扑的应用场合问题。点对点拓扑主要用在时钟及比较单一的芯片连接上，这个谁都会，就两个芯片，当然必须点对点啊！同时与点对点搭配最多 的就是源端串联端接，当然也有其他的并联端接。那么点对点拓扑可不可以不用外部端接？当然是有的，如DDR3的数据信号就可以不用外部端接，因为它有 ODT（片内端接）。还有一些可调驱动的电路，其他的就比较少了。如果不想加外部端接又要保证系统足够稳定怎么办呢？高速先生的回答是：仿真，仿真，仿真 （重要的事情说三遍哈）！另外还有一些经验可以供大家参考，那就是将线路阻抗做小（源端匹配的考虑，一般芯片驱动内阻都是低于50欧姆的）！点对多点拓扑 就稍微复杂点，主要看信号速率以及负载数目了。超过100MHz的多负载拓扑及端接方案建议先仿真，一两句话也说不清楚，具体问题具体分析吧。 其次，不同的端接方式有不同的考虑点。 源端串联端接，主要是匹配源端阻抗不连续的，可以消除源端的反射，对信号的幅值（过冲）有一定的减弱作用，同时对信号的上升时间也有一定的减缓，串联阻值与驱动内阻之和尽量等于传输线阻抗。/ppbr/末端并联端接也用的比较多，如前文提到的T点及Fly_by拓扑，其中上拉比较常见，端接电阻通常和传输线阻抗一致，但也有例外，如负载较多的情况下这个阻值还会根据信号质量有一些变化，具体多少最好是通过仿真来确定，最后可以通过测试来验证。 戴维南端接的 效果其实和末端上拉是一样的，在早期的DDR2设计上见得比较多，就相当于上下拉端接。好处是不需要额外转Vtt电路，一个电阻接到Vcc，一个电阻接到 地，并联之后的效果相当于一个电阻上拉到Vtt。不好的地方就是需要2个电阻，功耗较大，对布线空间本来就很稀缺的设计来说不怎么好实现。通常来说这两个 并联电阻的阻值是一样的，如100ohm，这样并联后的等效电阻为50ohm，和我们大部分的传输线阻抗一致，这个在DDR2的设计里面经常是这样配置 的。当然还有一些其他的电阻组合，如一些非DDR2的情况，有见过80//120组合的，不管怎么组合，通常的原则是并联后的有效阻抗保持和传输线阻抗一 致，另外还取决于两个电阻中间需要的电平的值（分压的原则）。 最后来看看AC端接，其实如果有经常做DDRx设计的朋友们对这个端接也是非常熟悉的，如我们的DDRx时钟信号，有时我们使用100欧姆并联电阻端接，有时我们就使用AC端接，两端分别接个电阻再到电容，然后再到Vcc或者地，这个就是我们说的AC端接，如下图所示。

  总线拓扑结构的分类： 总线拓扑结构可以分为星型拓扑结构，树形拓扑结构，总线型拓扑结构还有环形拓扑结构，按照485总线的标准布线规范，485总线布线只能按照总线型拓扑结构进行布线，但是现场环境复杂多变，为了485线路能够稳定运行，可能需要其他的拓扑结构，利用相应的设备，485总线是可以有其他的拓扑结构的。 本文介绍一下相关的拓扑结构形式以及他们是怎样实现的。 总线型拓扑结构 ： 总线型拓扑结构是485总线布线的标准敷设方式，其主控设备与多个从控形成手牵手的菊花链连接方式，即：假设整个485总线上有A,B,C,D,E多个设备，其接线方式是，将A的485+接到B的485+接口上，再从B的485+上面再引一条线接到C的485+上面，以此类推，一直接到E的485+接口上面，485-的接线方式和485+的接线方式类似。 　　星型拓扑结构：星型拓扑结构是485总线使用得比较多的接线方式，由于485总线上的设备相对比较分散，而且主控设备一般作为主控室大多都位于中心位置，星型拓扑结构是很多施工方选择的接线方式，星型拓扑结构必须要借助485集线器才可以做到。 　　树形拓扑结构：其实总线型拓扑结构就是一种特殊的树形拓扑结构，只不过总线型拓扑结构的分支距离几近于零，而485总线在通信时，如果有分支并且超过一定距离的话，就会形成信号反射，从而导致485信号相互干扰，导致信号变弱甚至于出错，导致整个系统通信质量大大下降，将485中继器接在分支上，将分支与主干线相互隔离，使其没有信号反射问题，从而可以使得485总线可以实现树形拓扑结构。 　　环形拓扑结构：485总线一般情况下都不会用到环形拓扑结构，如果要敷设成环形拓扑结构，485总线的通信方式必须是四线全双工485通信模式，只有在全双工通信模式下，才可以有环形拓扑结构。

　　一、您好：我看到很多SDRAM的数据、地址总线上都串接了小电阻（10欧姆到100欧姆）； 1、这样做的主要目的是什么？串接的电阻阻值应该怎么来确定？ 2、对于程序FLASH（比如NOR型的flash，access time＝70ns）的数据和地址总线需要这样做吗？ 　　不知道你的具体的拓扑结构，我觉得主要是限制信号的反射和过冲的。这要根据你的拓扑结构以及芯片的驱动能力及时序要求决定。 　　二、是TR or TF决定该线路是否为高速信号，在信号的测量中，我们经常会发现信号的上升沿太缓慢,或出现抖动，那么他究竟有什么因素决定呢? 与逻辑们本身的性能和负载大小有什么具体的关系，以前在作阻抗匹配的时候会发现加大了窜连珠智慧会增大TR. 　　决定因素很多，例如你的负载是否太重，你的匹配是否合适，芯片的驱动能力等等。这个要分DC和AC来分析，我们在设计时主要看AC，驱动外的负载在芯片 Switch时，可等效为阻容电路，实际就是驱动芯片对这个阻容的充放电能力。加大串连电阻的阻值，RC电路的时间常数显然会增加，你的上升下降沿自然会变缓。 　　三、在做AGND和DGND的分割时，隔离槽的宽度多少为合适？8mil是否足够（falltime＝3ns）？ 　　如果是Agnd和Dgnd的话，主要是看EMC的要求和加工的要求（防止短路），我们一般是50mil，8mil可能太小. Dear sir, 　　四、Could you tell me how to identify the reasons that cause SI problems from the waveforms of a signal? For example: it's cause by unmarched impadance, ect. Thank you! 　　It's difficult to identify the exact reasons just from the waveforms of a signal. Because the waveform is the total effect of all SI causes(noise). So you can just find the possible problems in your real design. Of course, if you just change one parameter(eg. termination resistor) you can get some rules of waveform. You can do some sweep simulation in some simulators to get some results. 　　五、我们在设计PCB时，将CPU的16位数据和24位地址总线用一个扩展接口引出，以期望能扩展多个其它外部设备。总线频率最高可达40MHz。我们希望使用比较通用的连接器，因此打算采用PC104模块上所使用的64pin长引脚连接器，引脚数量和扩展功能都能满足。 请问专家：采用此连接器是否会制约总线的频率？ 　　采用连接器肯定会对这些信号的质量有影响，但是否制约总线频率，就要看设计的好坏了。在设计时，要考虑串扰，反射、以及时序，对于连接器来说，就需要很好的安排信号在连接器上的分布，以及两边PCB的走线。 　　六、有几个名词的定义我不是很清楚，就是： 1、什么叫微带线、带状线？ 2、什么叫电长走线？ 1 在PCB上，微带线一般是指传输线只有一个参考平面的传输线，一般就是表层的走线；带状线一般是指在传输线的两侧都有参考平面的传输线。 2 我也没听说过“电长走线”。 　　七、如果给一个SDRAM(rise time＝0.2ns)走数据总线，走线宽度6mil；过孔尺寸：外18mil，内10mil；走线长度为1.2英寸；在上述情况下，您认为最佳的过孔数量应该是多少？计算的主要依据是什么？ 　　过孔的影响主要是两方面：一是影响信号质量；二是影响信号的时序。这两方面是互相影响的，彼此相关的。而且这些与你的芯片的电气特性、PCB上的传输线以及厚度等是密切相关的。用仿真工具可以很容易看到过孔对信号的影响。如果你要计算的话，工作量是非常大的。 　　八、 1、您不建议在走线密集的信号层大面积敷铜的主要考虑是什么？ 2、如果我要对一些高频信号（比如时钟信号）用敷铜接地来与其他信号隔离，是否就在其走线周围局部敷铜接地更好？ 1 已经是走线密集了，还怎么大面积敷铜？ 2 如果你要对一些高频信号进行隔离，在这些信号的两边走地线就可以了，也不用敷铜。敷铜会占用较大的布线空间，而且效果未必好。 　　九、关于传输线的阻抗匹配我始终有些问题，比如一个USB的D+和D-信号（现在 给他们端接的电阻都为22欧姆） 1、这个22欧姆的匹配电阻是怎么计算得出的？ 2、如果我将这两个电阻去掉会对信号有什么影响？而如果我将其阻值改为50欧姆又会出现什么情况？ 3、源端和负载端的阻抗是怎么计算的？怎么用他们来确定要用来匹配的电阻的值？ 1 我对USB没有仔细的研究，你说的端接是指源端端接？不过我想这个22欧姆的电阻主要是根据PCB上的走线以及USB芯片的电气特性得出的。 2 你说的端接是指源端端接的话，并且22欧姆是良好匹配，你去掉这个电阻会看到信号会有过冲。换成50欧姆，信号沿将变的很缓，影响USB的性能。 3 源端和负载端的阻抗是芯片的特征，一般根据IBIS模型可以得出其相应的特征。一般来说要求源端阻抗、传输线阻抗以及负载端的阻抗一致，如果不一致的话，就需要进行匹配，匹配电阻的值，就是根据这几个阻抗的差别来确定的。 　　十、我还是不太明白，难道SOCKET370的引脚定义可以自己定义使用吗，INTEL应该有完全的定义方式吧？哪里有SOCKET370的用户手册？ 再问一个问题：数字地（电源）和模拟地（电源）有甚摸具体意义上的区别，它们两个如何相互连通和使用。 　　你可以到intel的网站上去查找一下，你也可用google到internet 上去查找有关socket370的资料。 　　关于数字地和模拟地主要是因为它们回流的路径不一样以及为了避免相互之间的干扰，需要对它们进行分开布局布线，最后通过一点将它们连接起来。 　　十一、我现在有一个实例问题如下：一个数码相机用CCD的模拟电源输入端AVDD1--AVDD5，这些pin脚都应该给3.3V的输入；现在是这么连接的，从AVDD1到AVDD5分别串接一个0欧姆电阻，然后才联接到A3_3V；所有的去藕电容都是连接到A3_3V这一端，而不是直接连到AVDD1到AVDD5的pin脚上，中间被0 欧姆电阻隔开了； 1、我现在不明白为什么要串接0欧姆电阻，这样的意图是什么？如果是这样的话，去耦电容将离CCD的AVDD1－－AVDD5这些管脚较远；这对信号质量的影响是否较大？ 2、把0欧姆电阻去掉，将AVDD和A3_3V直接相连，这样是否更好？ 　　是0欧姆电阻还是用的磁珠？ 如果是磁珠的话，那是为了防止两边的噪声互相干扰。如果是0欧姆电阻的话，我也不清楚，估计只有设计人员才知道了。 　　十二、请教专家，什么叫做容性串扰和感性串扰？分别产生的原理以及对信号产生的影响如何？我们在设计高速PCB时又怎样来减小这些串扰？应该注意那些问题？ 　　简单地讲，由于导体之间的互容参数而引入的串扰为容性串扰而由导体之间的互感分量而引入的串扰称为。其计算公式如下： 感性串扰： 容性串扰： 　　为了减少串扰可以采取很多措施，如拉大线间距，加匹配电阻，采用差分技术等等。] 　　十三、Dear sir： I've encountered a problem recently about how to reduce the number of vias that used on a mobile phone PCB, because there are thousands of vias that connect the two or more ground/power planes together on this PCB,so it's very difficult to fabricate. Can help me and tell the rules how to reduce the "unwanted" vias? and, how to use vias to enhance the performance of the power/ground planes or the system? 　　It's necessary to place enough vias to ensure a good connectivity of gnd/pwr planes.From the point of EMI,as a rule of thumb, every lambda/20 should be placed a via. 　　十四、Dear sir, I want to know under what conditions the following requirement is the crucial one when layouting a differential pairs, keeping two traces: (1) equal length; (2)euqal space, and why? Thank you! 　　It's difficult to answer your question in one word or two.In general, it doesn't matter you change the length or space within your design margin, if it's out of your allowable range, each of two is crucial.　The best way is to simulate your different situations and compare the results.