标签: 扇出封装

半导体行业正在加快在高级封装方面的努力，在新的复杂芯片设计中，高级封装变得越来越普遍。 代工厂，OSAT和其他厂商正在推出下一波高级封装技术，例如2.5D / 3D，小芯片和扇出，并且他们正在开发更多奇特的封装技术，这些技术有望提高性能，降低功耗并缩短产品开发&上市时间。每种封装类型都不同，需要进行各种折衷。和以前一样，高级封装的思路是将复杂的管芯组装到一个封装中，从而形成系统级的设计。但是高级封装面临一些技术和成本挑战。 高级封装其实并不是新事物。多年来，该行业一直在将很多芯片组装在一个封装里。而由于成本原因，高级封装通常只用于高端产品应用中。 如今，出于多种原因，高级封装正成为开发复杂芯片设计的更优选择。通常，为了推进设计，业界会使用芯片缩放来开发片上系统（SoC），以将不同的功能装配到一个单芯片上。但是随着工艺节点提升，尺寸紧缩变得越来越困难和昂贵，并且并非所有都可以从尺寸缩放中受益。 举个例子：长期以来一直支持芯片缩放的英特尔公司，由于各种制造故障而在其10纳米工艺上遇到了一些延迟。英特尔现在正在加快其10纳米设计的步伐，但最近由于产量问题而推迟了7纳米设计。虽然该公司发誓将解决这些问题并继续进行芯片尺寸缩小，但它也通过加大封装力度来掩饰当前的窘境。 三星和台积电是另外两家领先的芯片制造商，它们正在朝着5纳米及以上发展。但是三星和台积电以及其他代工厂，也正在扩大其封装工作。提供第三方封装服务的OSAT，同样继续开发新的高级封装。 高级封装并不能解决芯片设计中的所有问题。芯片尺寸缩放仍然是一个选择。不过，业界的一个变化趋势是，新的高级封装技术越来越具有竞争力。 Brewer Science WLP材料执行董事Kim Yess说：“当收缩节点不再是显而易见的优先选择时，封装就成为完成所需工作的下一步。” “创新的体系结构可以使有源和无源器件成熟地大批量制造，并以某种方式进行封装，性能结果更加可靠，并且拥有成本更低。” 没有一种封装类型可以满足所有需求。“选择何种封装，取决于应用，这决定了封装结构的外观。一切都取决于您希望怎样的性能，以及终端设备所需的外形尺寸。” 因此，供应商正在开发几种类型的封装。以下是一些最新技术： ASE和台积电正在开发具有硅桥的扇出封装。扇出用于将管芯集成到一个封装中，而桥则提供了从一个管芯到另一个管芯的连接。 台积电正在开发2.5D的硅桥，这是一种高端芯片堆叠技术。 几家公司正在开发小芯片，它可以集成芯片并将其连接到一个封装中。英特尔和其他公司正在为小芯片开发新的芯片对芯片（die-to-die）互连规范。 光学互联网络论坛（OIF）正在为小芯片开发新的芯片对芯片规格，以实现新的通信设计。 为什么使用封装？ 几十年来，芯片制造商不断引入新的工艺技术，每18到24个月就会提高晶体管的密度。这就是摩尔定律。以这种方式，供应商推出了基于该工艺的新芯片，从而使器件具有更高的晶体管密度，新的电子产品具有更高的价值。 但是在高级节点上，维护摩尔定律变得越来越困难。芯片变得更复杂，功能更小，IC设计和制造成本飞涨。同时，全缩放节点的周期从18个月延长到了2.5年，或更长时间。 “如果将45nm与如今的5nm进行比较，我们会发现晶片成本增加了5倍。这是由于制造该设备所需的工艺步骤数量所致，” TEL America副总裁兼副总经理Ben Rathsack说道。 由于高昂的设计成本，极少供应商可以负担得起开发先进设备的费用。而许多芯片确实不需要高级节点。 但是许多设计仍然需要先进的工艺。“如果您一直遵循摩尔定律，您会认为尺寸紧缩或创新正在停止。老实说，这是误解。设备的数量及其传播方式正在以强劲的速度增长，” Rathsack说。 缩放比例仍然是新设计的一种选择，尽管许多人正在寻找高级封装等替代方案。UMC业务发展副总裁Walter Ng表示：“这种势头正在推动更多的客户在更多的应用中探索替代解决方案，而不是使用在尖端硅片上制作大型单芯片的昂贵解决方案。”。“我们将始终朝着需要更复杂功能的方向发展。这通常意味着更大的芯片。我们通过迁移到下一个技术节点的方式来处理，而这又带来了相同的成本和功耗挑战。当前这种迁移已经举步维艰，替代解决方案已成为必须。先进的封装解决方案，再加上创新的互连方法，提供了一些有吸引力的替代方案。但是我们要记住，所涉及的芯片经济性将决定最终的可实现性。” 几十年来，封装都只是晶圆工艺的附属品。它只是封装了一个芯片。在制造流程中，芯片制造商在晶圆厂的晶片上处理芯片。然后，将芯片切成小块并组装在简单的常规封装中。 常规封装是成熟且便宜的，但是它们在电气性能和互连密度上受到限制。在这些方面高级封装就显示了极大的优势，它可以通过系统中的更多I / O来实现更高的性能。 2.5D 与扇出的比较 市场上有几种高级封装类型，例如2.5D / 3D和扇出。两种类型都朝着更多的功能和I / O方向发展，以支持更大更复杂的管芯。 扇出是晶片级封装技术，其中管芯封装在晶片中。在封装领域，扇出适合于中端到高端应用。Amkor，ASE，JCET和TSMC在售卖扇出封装产品。 扇出的一个例子，在一个封装中，DRAM管芯堆叠在逻辑芯片上。这使存储器更接近逻辑，从而增加了带宽。 扇出封装由管芯和再分布层（RDL）组成。RDL是将封装的一部分电连接到另一部分的铜金属互连。RDL通过线和间距来测量，线和间距是指金属迹线的宽度和间距。 扇出分为两个部分-标准扇出和高密度扇出。针对消费和移动应用，标准密度扇出被定义为具有少于500个I / O和RDL且线和空间大于8μm的封装。针对高端应用，高密度扇出具有500多个I / O，RDL小于8μm的线和空间。 在高端应用中，供应商正在开发具有2μm线/空间及更高尺寸的RDL的扇出。“为了跟上当今的带宽和I / O要求，RDL线宽和间距要求日益缩小，并且类似于BEOL（后道工序，Back end of line）连接的处理，使用铜镶嵌处理以实现更小的线宽，” Coventor（Lam Research Company子公司）工艺集成工程师Wendy Wen在一篇博客里提到。 为了制作扇出封装，使用环氧树脂模塑料将管芯放置在晶片状结构中。形成RDL。然后切割各个模具，形成封装。 扇出也有一些挑战。将模具放置在混合物中时，它们可以在工艺过程中移动。这种效应称为芯片移位，会影响良率。 曾经，扇出限制了I / O数量。现在，高密度扇出正朝着更高的I / O数量迈进，并抢占了2.5D占据的高端领域。 2.5D是高端芯片堆叠封装技术。扇出不会取代2.5D。但是扇出更便宜，因为它不需要像2.5D这样的中介层。 但是，高密度扇出支持更多和更大的芯片，而这需要更大的封装。通常，封装界在此使用术语“光罩（reticle）”。光罩或掩模用于芯片生产，是IC设计的主模板。光罩可以容纳大约858mm²的裸片。如果芯片更大，芯片制造商将在多个光罩上处理芯片。 例如，大芯片可能需要两个光罩（或2倍光罩尺寸）。然后，在生产流程中，将两个光罩分别显影并拼接在一起，这是一个昂贵的过程。 同时，台积电（TSMC）正在售卖1.5倍光罩尺寸的扇出封装。台积电集成互连与封装副总裁Douglas Yu说：“我们的目标是在今年第四季度将光罩的尺寸提高到1.7倍。” “ 2.5倍光罩将在2021年第一季度进行资格验证。” 较大的扇出封装为客户提供了一些新选择。假设您想要一个具有高带宽内存（HBM）的封装。在HBM中，DRAM裸片彼此堆叠，从而在系统中实现更多带宽。 HBM主要存在于高端且昂贵的2.5D封装中。现在，随着封装尺寸的增大，ASE和台积电正在开发支持HBM、价格较低的扇出封装。 还有其他新选项。ASE和台积电正在开发具有硅桥的扇出。英特尔是第一家开发硅桥的公司。在高端封装中，桥接器是一小片硅片，可将封装中的一个芯片连接到另一个芯片。桥的定位是比2.5D 中介层更便宜的选择。 Bridges承诺会为扇出带来新功能。例如，台积电的传统扇出具有40μm的间距，在2μm-2μm的线/间距上具有3个RDL层。“（TSMC的硅桥）技术可以将局部间距减小到25μm，以节省芯片面积。RDL线和间距分别为0.4μm和0.4μm的互连密度更高。 同时，2.5D并没有消失。一些公司正在开发具有更多I / O的大型设备架构。目前，这里只有2.5D。 在2.5D中，管芯堆叠在中介层的顶部，中介层包含硅通孔（TSV）。中介层充当芯片和板之间的桥梁，可提供更多的I / O和带宽。 在一个示例中，供应商可以将FPGA与四个HBM立方体合并在一起。仅在一个立方体中，三星最新的HBM2E技术就将八个10nm级16千兆位DRAM芯片彼此堆叠在一起。芯片使用40,000个TSV连接，使数据传输速度达到3.2Gbps。 像扇出一样，2.5D也在扩展。例如，台积电正在开发2.5D硅桥，为客户提供了更多选择。台积电准备在研发中使用1.5倍标线版（4 HBM）和3.0倍标线版（8 HBM）。 总而言之，2.5D仍然是高端的选择，但扇出缩小了差距。那么扇出如何与2.5D相叠加呢？在ASE的一篇论文中，将其扇出技术称为FOCoS，将其两种扇出封装类型（芯片优先和芯片最后）与2.5D进行了比较。每个软件包都包含一个ASIC和HBM。目的是比较翘曲，低k介电应力，中介层/ RDL应力，接头可靠性和热性能。 ASE的 Wei-Hong Lai 表示：“由于两种FOCoS封装的翘曲低于2.5D，这是因为组合管芯和叠层基板之间的CTE失配较小。” “ FOCoS的芯片先到芯片后（低k）应力都低于2.5D。” 2.5D互连铜的应力低于扇出应力。赖说：“ 2.5D，芯片优先的FOCoS和芯片最后的FOCoS具有相似的热性能，并且它们都足以满足大功率应用的需求。” 更多选择-小芯片，SiP 除了2.5D和扇出外，客户还可以开发定制的高级封装。选项包括3D-IC，小芯片，多芯片模块（MCM）和系统级封装（SiP）。从技术上讲，这些不是包类型。它们是用于开发自定义程序包的体系结构或方法。 的SiP的是一个定制的封装或模块，它由一个电子的功能的系统或子系统的，根据ASE。SiP在工具箱中涉及多种技术，其中可能包括不同的设备，无源器件和互连方案。从这些选项中进行选择，客户可以开发定制的SiP软件包来满足其需求。 小芯片是另一种选择。对于小芯片，芯片制造商可以在库中具有模块化芯片或小芯片的菜单。小芯片在各个节点上可能具有不同的功能。客户可以混合搭配小芯片，并使用管芯到管芯的互连方案连接它们。 小芯片有可能解决一个主要问题。在高级节点上，单片式裸片既大又昂贵。使用小芯片，客户可以将较大的芯片分解为较小的芯片，从而降低成本并提高产量。TechSearch International总裁Jan Vardaman表示：“我们想说的是，小芯片将整体式模具分解为零件，然后制造零件，但它们仍可作为单个模具使用。” 还有其他好处。最终，封装技术将要提高密度并降低功耗，从而允许将小芯片连接到具有与单片SoC功能相匹配或超越其功能的封装中。这种方法的好处包括更低的成本，更大的灵活性和更快的上市时间。”英特尔公司流程和产品集成总监Ramune Nagisetty在最近的演讲中说道。 使用小芯片方法，供应商可以开发3D-IC或MCM。MCM集成管芯并将它们连接到模块中。一个3D-IC可以有几种形式。它可能涉及在存储器上堆叠逻辑或在包中的逻辑堆叠逻辑。 英特尔首先开发了各种类似芯片的架构。该公司内部有开发这些架构的工具，包括自己的IP模块，硅桥和管芯对管芯互连技术。 图1：使用Intel桥接和Foveros技术的2.5D和3D技术。资料来源：英特尔 管芯到管芯的互连至关重要。它通过封装将一个芯片连接到另一个芯片。每个裸片均包含具有物理接口的IP模块。具有公共接口的一个芯片可以通过短距离导线与另一个芯片进行通信。 业界正在开发几种管芯到管芯的接口技术-高级接口总线（AIB），电线束（BoW），CEI-112G-XSR和OpenHBI。 开放域特定体系结构（ODSA）小组正在开发其中两个接口-BoW和OpenHBI。OpenHBI是源自HBM标准的管芯到管芯互连技术。BoW支持各种软件包。两者都在研发中。 英特尔的芯片对芯片技术称为AIB。英特尔还正在开发符合AIB的小芯片或磁贴。该公司已经开发出10个瓦片，还有10个正在使用中，例如收发器，数据转换器，硅光子学和机器学习加速器。 在英特尔继续努力开发小芯片的同时，其他设备制造商也可以使用自己的或第三方IP获得AIB技术并开发类似的体系结构。 英特尔可以使用其内部产品使用AIB。在CHIPS联盟网站上，AIB还作为第三方的开源，免版税技术提供。 AIB的新版本正在开发中。行业协会CHIPS联盟最近发布了AIB 2.0版规范草案。AIB 2.0的边缘带宽密度是AIB 1.0的六倍以上。 但是，对于大多数公司而言，开发类似小芯片的架构是一项重大挑战。从不同供应商那里获得可互操作和经过测试的小芯片的能力仍然是未经验证的模型。 这里有一个解决方案。例如，Blue Cheetah Analog Design正在为AIB开发发电机。生成器可在各种​​过程中启用签收就绪的AIB自定义块。“ Blue Cheetah的发电机通过按按钮速度生产定制块，从而缩短了上市准备就绪IP的上市时间和工程工作量，” Blue Cheetah首席执行官Krishna Settaluri说。 那并不能解决所有问题。一方面，小芯片需要已知的良好管芯。如果堆栈中的一个或多个管芯有故障，则整个封装可能会失败。因此，供应商需要具有良好流程控制的合理制造策略。 Cyber​​Optics研发副总裁Tim Skunes表示：“随着先进的封装工艺越来越复杂，功能更小，对有效工艺控制的需求也在不断增长。“考虑到这些工艺使用昂贵的已知良模，失败的成本很高。” 更多小芯片 对于高级封装，供应商使用现有的互连方案。在封装中，裸片使用铜微型凸块和立柱堆叠并连接。凹凸/支柱可在不同设备之间提供小型，快速的电气连接。 最先进的微型凸块/支柱是间距为40μm至36μm的微小结构。颠簸/支柱是使用各种设备开发的。然后，使用晶片键合机将管芯堆叠并键合。 为此，行业使用热压粘合（TCB）。TCB键合机拿起一个管芯，并将凸块与另一个管芯的凸块对齐。 TCB是一个缓慢的过程。另外，颠簸/支柱接近其物理极限，间距约为20μm。 那就是采用一种称为混合键合的新技术的地方。仍在研发中，用于封装，混合键合叠层和使用铜-铜互连的键合管芯。与现有的堆叠和绑定方法相比，它以更低的功率提供了更多带宽。 铸造厂正在开发用于高级封装的混合粘接。台积电就是其中之一，它正在研究一种称为“集成芯片系统”（SoIC）的技术。台积电的SoIC使用混合键合技术，以不到10μm的间距实现了类似3D的小芯片架构。 台积电最近披露了其SoIC路线图。到年底，SoIC的键合间距将为9μm，2021年中期将为6μm，2023年初将为4.5μm。 将混合键合从实验室转移到晶圆厂并不是一个简单的过程。“铜混合键合的主要工艺挑战包括防止缺陷的表面缺陷控制，支持牢固的混合键合焊盘接触的纳米级表面轮廓控制以及控制顶部和底部芯片上的铜垫的对准，” Stephen Hiebert说，KLA市场营销高级总监。 同时，其他公司也在开发小芯片。例如，在通信行业中，OEM在系统中集成了大型以太网交换机SoC。SoC由同一芯片上的以太网交换机裸片和SerDes组成。 TE Con​​nectivity的技术专家兼行业标准经理内森·特雷西（Nathan Tracy）表示：“随着速度的提高，以及光刻技术向更精细的几何学发展，模拟和数字结构的缩放比例也不相同。” 特雷西还是OIF的总裁。 “如果您有开关管芯，则它具有数字部分。然后，您有了SerDes，这是为芯片提供I / O的串行器/解串器。那是一个模拟结构。它的伸缩性不好。” Tracy说。 随着系统向更快的数据速率发展，SerDes占用了太多空间。因此，在某些情况下，SerDes功能会从较大的芯片中分离出来，并分成较小的芯片或小芯片。 然后，所有管芯都集成在MCM中。大型交换机芯片位于中间，周围是四个较小的I / O小芯片。 这就是标准适用的地方。OIF正在开发一种称为CEI-112G-XSR的技术。XSR连接MCM中的小芯片和光学引擎。 结论 显然，高级封装是一个狂热的市场，具有越来越多的新选择。 这对客户很重要。具有芯片缩放功能的单片芯片不会消失。但是，每次转弯都变得越来越困难和昂贵。 本文翻译自Semiengineering, 作者：MARK LAPEDUS