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  2.4 ．5 使用触发器的置位和复位端口对设计进行优化            在一个给定的器件中，大部分FPGA供应商都提供了各种触发器单元。对于一些给定的逻辑功能，综合工具通常都能采用触发器的置位和复位端口来实现，这样就大大减少了查找表的负担。举例来说，一个设计逻辑电路如图2-11所示。在这个例子中，综合工具就可以选择触发器的置位端口来实现组合逻辑功能，如图2-12所示。这样就是减少了逻辑门的消耗，同时还提高了数据路径的速度。同样的道理，我们来看如图2-13所示的逻辑功能，可以通过将输入信号直接连接到触发器的复位端口来去除与门并保持功能不变，如图2-14所示。   图2-11：带或门的简单同步逻辑   图2-12：或门由触发器的置位端口实现   图2-13：带与门的简单同步逻辑   图2-14：与门由触发器的复位端口实现            如果 综合工具并没有使用上述优化手段，则根本原因在于逻辑设计中采用的相关复位策略。任何对复位的约束限制，不但将会消耗资源的置位和复位端口，而且也将会限制对厂家库单元使用的选择。因此，我们说资源的置位和复位端口被消耗可能会阻止某些组合逻辑的优化。            举例来说明，我们将要把下述代码在Xilinx的一个Spartan-3器件上实现。在这个实例代码中，一个外部复位信号被用于复位触发器的状态，如图2-15所示。   module setreset( output reg oDat, input iReset,iClk, input iDat1,iDat2); always @ (posedge iClk or negedge iReset) if(!iReset) oDat=0; else oDat=iDat1|iDat2; endmodule   图2-15：简单的异步复位           如图2-15所示，一个可复位的触发器实现了一个异步复位能力，逻辑功能（或门）由一离散的逻辑门实现。作为替代方案，如果我们将复位移除，但是实现的逻辑功能不变，那么该设计将会被优化如图2-16所示。   图2-16：不带复位的优化结果             在这个实例中，综合工具可以使用FDS单元（带同步置位和复位的触发器，flip-flop with a synchronous set and reset）并且使用其置位端口来实现逻辑或操作。因此，通过允许综合工具选择一个带同步置位的触发器，我们可以在 消耗 零逻辑单元的情况下实现该实例功能。           如果更进一步讨论，我们还可以同时使用同步置位和复位端口来对设计进行优化。比如，如果我们需要实现下面逻辑等式所示的功能: oDat = !iDat3 (iDat1 | iDat2)   那么我们可以通过下述硬件代码所示的方式来实现，在这个实现方式中，我们可以看到同步置位和复位资源同时被使用到。   module setreset( output reg oDat, input iClk, input iDat1,iDat2,iDat3); always @ (posedge iClk) if (iDat3) oDat=0; else if (iDat1) oDat=1; else oDat=iDat2; endmodule              在上述代码中，输入iDat3与相关触发器的复位端口有同样的优先级。所以这个逻辑功能可以像图2-17那样被实现。   图2-17：使用触发器的置位和复位端口进行优化             如图2-17所示，根据前面的逻辑等式在这个电路中一共有三种逻辑操作（取反、逻辑与和逻辑或），我们看到所有这些操作都由一个触发器来实现，未消耗一个查找表。由于这些优化在设计代码阶段总是不太容易获知，所以当一个设计的面积是一个关键考虑因素的时候，请尽可能避免使用触发器的置位和复位端口。

高级FPGA设计：结构、实现和优化 即：Advanced FPGA Design Architecture， Implementation，and Optimization   如果没有，有打算花点时间翻译过来。里面有些内容还是挺好的，不太容易过时的技巧。比如：   第六章  Clock Domains 6.1 Crossing Clock Domains       6.1.1 Metastability        6.1.2 Solution 1: Phase Control        6.1.3 Solution 2: Double Flopping        6.1.4 Solution 3: FIFO Structure        6.1.5 Partitioning Synchronizer Blocks 6.2 Gated Clock in ASIC Prototypes 6.2.1 Clocks Module 6.2.2 Gating Removal 6.3 Summary of Key Points 第十章   Reset Circuits 10.1 Asynchronous versus Synchronous       10.1.1 Problems with Fully Asynchronous Resets        10.1.2 Fully Synchronized Resets        10.1.3 Asynchronous Assertion, Synchronous Deassertion 10.2 Mixing Reset Types        10.2.1 Nonresetable Flip-Flops        10.2.2 Internally Generated Resets 10.3 Multiple Clock Domains 10.4 Summary of Key Points 有关复位，跟前面一篇博文有类似相通之处，关键是书中给出许多可综合化的小例子，不复杂，容易看懂及明白所以说明的问题。   如果非要说有什么瑕疵的话，作者谈论所有问题都是基于Xilinx的器件和Verilog语言。

PCB高级设计之电磁干扰及抑制     电磁干扰是由电磁效应而造成的干扰，由于 PCB 上的元器件及布线越来越密集，如果设计不当就会产生电磁干扰。 　　为了抑制电磁干扰，可采取如下措施： 　　(1)合理布设导线 　　印制线应远离干扰源且不能切割磁力线；避免平行走线，双面板可以交叉通过，单面板可以通过“飞线”跨过；避免成环，防止产生环形天线效应；时钟信号布线应与地线靠近，对于数据总线的布线应在每两根之间夹一根地线或紧挨着地址引线放置；为了抑制出现在印制导线终端的反射干扰，可在传输线的末端对地和电源端各加接一个相同阻值的匹配电阻。 　　(2)采用屏蔽措施 　　可设置大面积的屏蔽地线和专用屏蔽线以屏蔽弱信号不受干扰。 　　(3)去耦电容的配置 　　在直流供电电路中，负载的变化会引起电源噪声并通过电源及配线对电路产生干扰。为抑制这种干扰，可在单元电路的供电端接一个10一lOOtaF的电解电容器；可在集成电路的供电端配置一个680pF-0．1uF的陶瓷电容器或4—10个芯片配置一个1～10心的电解电容器；对ROM、RAM等芯片应在电源线(Vcc)和地线((GND)间直接接入去耦电容等。  

PCB高级设计之热干扰及抵制 　　元器件在工作中都有一定程度的发热，尤其是功率较大的器件所发出的热量会对周边温度比较敏感的器件产生干扰，若热干扰得不到很好的抑制，那么整个电路的电性能就会发生变化。 　　为了对热干扰进行抑制，可采取以下措施： 　　(1)发热元件的放置 　　不要贴板放置，可以移到机壳之外，也可以单独设计为一个功能单元，放在靠近边缘容易散热的地方。例如微机电源、贴于机壳外的功放管等。另外，发热量大的器件与小热量的器件应分开放置。 　　(2)大功率器件的放置 　　在印制 电路板 时应尽量靠近边缘布置，在垂直方向时应尽量布置在印制电路板上方。 　　(3)温度敏感器件的放置 　　对温度比较敏感的器件应安置在温度最低的区域，千万不要将它放在发热器件的正上方。 　　(4)器件的排列与气流 　　非特定要求，一般设备内部均以空气自由对流进行散热，故元器件应以纵式排列；若强制散热，元器件可横式排列。另外，为了改善散热效果，可添加与电路原理无关的零部件以引导热量对流。器件的排列与气流关系。  

内容提纲： DFM概念 DFM优点和好处 不良设计在生产中的危害 SMT中常见问题 焊接工艺对PCB设计的要求 小结 可制造性设计DFM——Design for manufacture 是PCB设计保证符合后续产品可制造性质量的有效方法，DFM就是从产品开发设计时起，就考虑到可制造性和可测试性，使设计和制造之间紧密联系，实现从设计到制造一次成功的目的。 • HP公司DFM统计调查表明:产品总成本60%取决于产品的最初设计，75％的制造成本取决于设计说明和设计规范，70－80％的生产缺陷是由于设计原因造成的。 不正确的设计不仅会导致组装质量下降，还会造成贴装困难、频繁停机，影响自动化生产设备正常运行，影响贴装效率，增加返修率，直接影响产品质量、产量和加工成本，严重时还会造成印制电路板报废等质量事故。 • 又由于PCB设计的质量问题在生产工艺中是很难甚至无法解决的，如果疏忽了对设计质量的控制，在批生产中将会带来很多麻烦，会造成元器件、材料、工时的浪费，甚至会造成重大损失。 一不良设计在SMT生产制造中的危害 • 1. 造成大量焊接缺陷。 • 2. 增加修板和返修工作量，浪费工时，延误工期。 • 3. 增加工艺流程，浪费材料、浪费能源。 • 4. 返修可能会损坏元器件和印制板。 • 5. 返修后影响产品的可靠性 • 6. 造成可制造性差，增加工艺难度，影响设备利用率，降低生产效率。 • 7．最严重时由于无法实施生产需要重新设计，导致整个产品的实际开发时间延长，失去市场竞争的机会 www.yh-pcb.com