tag 标签: 毕设

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  • 热度 9
    2014-4-9 10:35
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           从去年3月份我开始着手毕业设计,陆陆续续做了3个月,完成了第一个版本,虽然效果不太理想,但是部分功能总算实现,整体还算满意,最主要的是我打通了以前的很多困惑,应该说毕业设计中,我收获良多。然后,我花了近一个月的时间,白天和晚上,开始写论文,一气呵成,完成了初稿,做完毕设写论文的那种畅快感实属来之不易,比起查找资料,东拼西凑出来一篇论文,那种感觉只有当事人知道,从此,我也知道,论文写不出来多半是因为你没有真正做东西,没有真正的思考,你看的少,想的少,做的更少。       然后,我就在等,等待答辩,期间我把自己的论文断断续续看了不下10遍,抱着对自己负责的态度,至少我是这么想的。可是这期间我也发现,很多人才开始做毕设,或者根本没做毕设,有些人甚至现在才开始做毕设,于是我就在想,很多你在乎的东西别人或许根本不在乎,你放在心上的别人也未必放在心上,你着急的事情也许根本没在别人脑海里出现过。当然了,我不否认有些人确实能力强悍,可以在短时间内完成毕业设计和论文撰写,因为我确实见过有人花了一个晚上复习功课,考试成绩比我准备了一个学期的都要好,甚至好很多。但是,大部分人不是这样的,我们更多的处在正态分布的中间,而不是两边,于是我又在想,是不是我太着急了。       小的时候,我其实就有这个毛病,老师布置的作业总是尽快完成,然后才出去玩,放寒暑假的时候,我总是很快的把暑假作业完成,甚至还没放假的时候我就已经完成的差不多了,然后我把剩下的大部分时间拿来玩,更多的时候看到的是别人才开始写作业。或许就是小时候养成的这种习惯(姑且不谈好与坏,因为他很多时候会让我很累,也会让我很轻松),现在才不喜欢拖,或者不喜欢把事情放在很靠后的时间去完成。其实我身边也有这样的人,但更多的是前面我说的。        这种急其实给我带来了一些烦恼,譬如论文这件事,我很早就完成了,就感觉自己这么上心,别人却不这样,很是失望,然后就是漫长的等待,等待他们的完成。        以后,我可能适当的调整一下,把这种习惯稍微改些,不在那么急着完成任务,且走且做,在到达目的地前学会欣赏身边的风景,或许这样我没那么累,身体的,心里的。        最后以一句话结尾,我本将心向明月,切望明月照我心。  
  • 热度 2
    2013-7-1 20:30
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    毕业设计小结-compression1:        毕业设计总算告一小段落,原本想继续做下去的,考虑到下面马上就要找工作了,所以就停住了。整体而言,我的毕设也算是个小项目,“麻雀虽小,可五脏却俱全”。下面简单的说说我的毕设。       我的毕设主要是采用硬件实现压缩算法(其实就是写verilog代码实现压缩数据的功能),压缩算法采用开源的压缩库,开此课题的主要原因是因为:1)本科做了一个JEPG压缩算法,不过那时晕晕乎乎就做完了,其实很多是参考别人的,没自己的什么思想,更别谈设计了;2)研一实习期间做了一个压缩算法的解压缩实现,压缩实现是师兄负责的, 当时整个项目参与下来学到了不少知识;3)近段时间来云计算如火如荼的进行着,大数据处理一直是个问题,所以压缩算法可能还是很有用的;4)挑战一下自己,让自己再上一个台阶。      上面说了,毕设算法原理是参考压缩库的,所以不免要研究c语言,如果有算法介绍,研究c语言还好,但如果没有算法介绍,算法研究起来真的是个让人头大的事情。不过还好,对我,之前研究过另一个算法的解压缩算法,不过没有全部弄懂,但是当时的算法有介绍,所以不影响设计。        压缩算法有很多种类,有损压缩主要用在音频和视频领域,诸如h.264,貌似h.265也出来了;无损压缩算法有lz77,huffman等,这些算法都非常的优秀,如果大家有空的话可以研究一下,这些算法我们还是能看懂的,难就难在用代码实现,而且很出色的实现。verilog代码实现可以利用硬件的优势:并行处理、乒乓操作等,其实说白了就是资源和速度的权衡,如果这个权衡值你能很好的把握,那么你的设计将是很优秀的。我毕设最终结果 是仿真测试压缩率和压缩速度都有提升,但是效果不明显。其实这也是我意料之内的,因为毕竟自己的能力有限,视野有限,所以写的代码的效果也就有限。另一方面,verilog代码设计并不是我的重点,我主要是想把我的设计做为一个模块,借助sopc(altera)搭建一个系统,最终让这个系统跑起来,这样对整体就有一个比较清楚的认识。       简单介绍一下系统的构成:nios II(嵌入式软核),uart调试模块,sdram,lcd,dma控制器,还有我的压缩模块等;整个压缩过程可以简单描述如下,nios从pc机上搬运数据到sdram,dma通道从sdram搬运数据到压缩模块,压缩模块压缩后通过dma通道搬运数据到sdram,最后搬运至pc机,难点1在如何将我的压缩模块集成于这个系统,还好altera提供avalon总线及其他资料,难点2在于软件和硬件数据之间的调度和协调;难点3在于如何快速的搬运数据;目前,从pc机搬运数据到sdram是通过下载线的,这个过程相当的慢。另外,sdram的速度我就不多说了,大家都知道。最终功能是实现了,能够正确的压缩文件,而且能通过官方解压缩软件解码。不过系统的性能根本就没法谈,太差了,不过我还是很开心的,硬件到软件全是我一个人实现的,也没人问,因为其他人都没做过,期间的难度和迷茫可想而知。       后面我会把整个实现过程写出来的,包括如何集成自定义模块,lcd等模块的驱动,dma控制器如何使用等,敬请期待吧,谢谢大家!  
  • 热度 1
    2012-12-21 14:47
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           前一段时间一直在忙乎毕设开题的事情,这一会情况不同于往届的师兄们,严格的要命,从准备毕设开题的过程中得到一些感悟:       凡事不能自以为是-------还记得毕设开题答辩的那天,9点开题,我8点半才爬起床来,原因是我本科就是该校的,那时感觉毕设开题没那么严格,所以同样坚信研究生开题也是如此。。。所以我傻逼的睡到8点半,然后我一同学打电话过来,“你怎么还不来啊,大家都在等你呢”,那时我觉得完蛋了。。。。       匆忙跑到开题答辩会议室,三个老师坐在那讨论问题,其他同学都到了,就我一个人没到,我本是第一个答辩的,结果我轮到最后几个。。。。错失了先机。。。我准备好的台词,一下子都忘了。。。。      做事要认真-----这次开题报告,导师审查的非常严格,严格到标点符号要分清中英文的,可是大家的开题报告一团糟,然后我们就开始了漫长的更改过程,每个人都改了不下8遍,每个人都打印了上百张纸,打了改,改了打。。。还好,我受导师的宠,导师也没怎么为难我,其他人则遭殃了。。。      开题需谨慎-----我看了基本上所有人的毕设课题,有的人选题太大,一个人完全搞不定的事情,结果他拿去开题了,真不知道他们是怎么想的,或者他们压根就没仔细想过。。。我倒是认真思考过,可是还是有些细节没有考虑到,现在开始准备毕设了,发现问题来了。。。一堆问题。。。。文件系统,硬件驱动,总线时序,算法分析。。。。突然感觉头都大了。。。。。真不知道,那些开题更大的人该如何处理。。。。     资料要充分,且准-----毕设课题的资料一定要充分,而且是有意义的资料一定要充分,准确,或者说和你胃口。。。如果开了一个别人没做过的,结果可想而知,那个难度,真不是一两句话能说完的。。。。更悲催的是,你连开题的客套话都没得写。。。    
  • 热度 3
    2012-4-17 21:30
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           从毕设开题到现在快两个月了,这些日子基本上都在与论文为伴,指导老师非常负责,  让我们每天都到实验室待着,没办法只好去了,虽然一天到晚也干不了多少事。        这些天来感慨最深的是,平时学的时候没认真学,现在毕设面前感到是多么的无力,现在想想以前认为没用的东西现在是多么的有用!书到用时方恨少,丢失的或者说以前根本没掌握的现在再想捡起来是多么的困难。
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