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作者：Karthik Gopal SmartDV Technologies亚洲区总经理 智权半导体科技（厦门）有限公司总经理 作为长期植根中国的全球领先的集成电路知识产权（IP）提供商，SmartDV一直在跟踪人工智能（AI）技术以及它对各个细分芯片领域的推动作用，同时也在不断地推出新的诸如IP、验证IP （VIP）和Chiplet这样的产品和服务，支持客户迅速开发AI SoC等新一代智能应用芯片去把握AI技术带来的新机遇。 AI技术在龙年岁末金龙摆尾实现了诸多突破，例如在CES 2025大展上许多行业组织和标准组织推出了新的协议和标准以满足AI应用的带宽需求；而DeepSeek把训练成本大幅下降之后，给更多的智能端侧设备带来了添加AI功能的动力，也为支持这些设备的AI SoC带来了春天。 SmartDV为智能时代已经做了前瞻布局和充分准备。在全球市场上，除了与主要的标准组织和行业联盟深度配合及时推出满足各种最新协议和规范的新产品，还参加了CHIPLET SUMMIT 2025和DVCON US 2025等重要行业活动，积极迎接智算时代的到来并支持客户们面向未来开展创新。 在中国市场上，SmartDV的努力在去年底于上海举办的“上海集成电路2024年度产业发展论坛暨中国集成电路设计业展览会（ICCAD 2024）”也得到了充分的展示。SmartDV中国团队为这个参加人数达到创纪录的7000人的大会带来了全方位的设计IP与验证IP（VIP）展示和精彩的演讲，致力于以定制化IP来帮助中国用户形成差异化优势，并加大力度与中国生态伙伴开展更深入的合作，推动集成电路设计产业在智能时代获得新的发展。 图片来源：ICCAD-Expo 中国半导体行业协会集成电路设计分会理事长魏少军教授在ICCAD 2024大会上的主题报告揭示，2024年中国集成电路设计产业全行业销售收入预计将达到6460亿元（约910亿美元），继续保持了两位数的增长，但是2024年的增幅低于WSTS预测的同年全球半导体产业总体营收增长率19%，为2004年来20年间首次发生。而随着各种具备AI功能的智能终端和智能汽车等应用在我国快速发展，正在带动了中国芯片设计产业链的创新，但是新的增长将更多得益于创新的发展模式。 图片来源：ICCAD-Expo SmartDV亚洲区总经理兼SmartDV在中国的独资企业智权半导体科技（厦门）有限公司总经理Karthik Gopal表示：“SmartDV长期看好中国集成电路设计产业的发展，并与许多中国芯片设计企业、IP开发商和设计中心（ICC）开展了多样化的合作；但是要继续保持高速发展，中国集成电路设计业需要抓住AI技术全面普及这个机会引入新的发展模式，例如基于定制IP的差异化芯片设计，以及企业间基于产业生态的合作。” 定制IP支持芯片设计企业创造产品差异化 SmartDV的代表分享了定制IP和产业生态合作加速中国芯片设计业发展的最新进展。他介绍到，SmartDV是一家全球领先的设计IP和验证IP供应商，目前可提供500多种IP产品，而且还可以根据客户的需求，为客户提供符合行业标准但又可以根据客户需求进行定制的IP产品，是业内少有的能够高速度、高可靠性和高成本效益地提供定制IP产品的供应商。 与其他厂商千篇一律的商业IP不同，定制IP可以为芯片设计企业的产品带来差异化的性能，甚至通过优化缩减芯片面积和降低成本，从而有助于避免因为同质竞争带来的价格战和低毛利。 SmartDV利用其独特的IP生成工具SmartComplier和数百位精通各种协议和标准的IP专家，可以快速生成符合客户特定产品定义的IP；与此同时，由于不需要研发人员参与IP生成过程，避免了引起人为错误的风险；此外，SmartDV还可以利用其业界最全面的验证IP组合之一，来对生成的IP进行反复验证，确保客户最终得到的是高质量的IP。 例如针对汽车智能化的需求，SmartDV 不久前宣布将其SDIO IP系列授权给RANiX，以集成到RANiX的车联网（V2X，Vehicle-to-Everything）产品中。SmartDV开发的SDIO IP提供功能强大的、高性能的数据传输能力，这对于V2X系统实现无缝功能集成至关重要。 SDIO接口支持处理器和存储器件之间的有效通信，并在存储之外集成和控制存储器运行，并同时连接外围设备，支持复杂系统所需的高性能和可靠性。这些IP内核推动了汽车组件之间的可靠通信，同时增强了诸如车辆安全通信、实时交通状况更新和驾驶员辅助功能等联网车辆技术。 面向智能化的机遇，大力推动基于产业生态的合作 除了展示和介绍自己的IP技术与产品，SmartDV还积极推动基于产业生态的合作，并与国内外合作伙伴们开展了许多交流与会谈，包括RISC-V IP提供商、大容量FPGA器件提供商、PHY IP提供商、硬件仿真及相关EDA工具提供商和集成电路设计中心等。SmartDV推动的这些合作已经初现成果，预示着将在2025年及今后很长一段时间内成为一种新的产业发展模式。 这种基于产业生态的合作通过与伙伴的产品进行预先集成和预先验证，以及联合市场推广活动和支持服务，不仅可以为包括客户及合作伙伴在内的各方带来产品更易集成和更快上市的新商业模式，还可以提供已验证的全面IP解决方案来提升价值和降低门槛，并且还能通过形成全芯片定制等竞争力更强的产品。 SmartDV推动的这种合作已经得到了行业伙伴的支持并受到客户的欢迎，例如在快速发展的RISC-V IP领域中，国内已有两家IP提供商与SmartDV达成了基于产业生态的合作关系。 展望2025 智能化时代已经到来，在经过20多年领域内的高速发展之后，中国集成电路设计产业将随着各种智能化技术的不断涌现和广泛应用，再次迎来新的发展机遇，同时也将形成中国集成电路设计产业独有的高速与高质量并进的发展模式. 为此，SmartDV将不仅为中国集成电路设计企业提供更多诸如面向AI SoC这类新芯片的高质量IP产品，而且还会通过定制化与许多国内企业开展基于产业生态的合作，全面支持用户通过打造更具竞争力的新一代芯片产品，实现产业的继续繁荣。

作者：郭道正， A chronix S emiconductor 中国区总经理 在日前落幕的“中国集成电路设计业 2023 年会暨广州集成电路产业创新发展高峰论坛（ ICCAD 2023 ）”上， Achronix 的 Speedcore ™嵌入式 FPGA 硅知识产权（ eFPGA IP ）受到了广泛关注，预约会议、专程前往或者驻足询问的芯片设计业人士的数量超过了往届，表明了越来越多的国内开发者正在考虑为其 A SIC 或 S oC 设计添加高性能 e FPGA 逻辑阵列。 众多潜在用户的需求，反映了当前各行各业都在加速导入智能化技术，并利用 eF PGA 来在其 A SIC 或 S oC 中添加硬件数据处理加速功能，并为不断演进的算法或者标准保留可编程性。 S peedcore eFPGA IP 包括了查找表、存储器、数字信号处理器（ DSP ）和机器学习处理器（ MLP ）等构建模块。它们都采用了模组化的结构设计，以支持客户根据其客制化终端系统的需求，来量身定制相应的资源组合。 Achronix 的 Speedcore IP 以 GDSII 格式提供，同时提供相应的文档，以支持设计师将 Speedcore eFPGA 实例集成到其特有的 ASIC 之中。 Achronix 还提供配套的 ACE 设计工具，用于编译针对 Speedcore eFPGA 的设计。目前， S peedcore eFPGA IP 已被全球数十家领先的科技企业采用，总的出货量超过了 1500 万。 简要功能介绍 由于 Speedcore eFPGA 是一款嵌入式 IP ，因此它被设计为整个 A SIC 的一个单元组件，被 A SIC 的其他完全定制的单元模组所包围（见下图）。 Speedcore eFPGA 包括以下功能 : ·可编程内核逻辑阵列，具有客户自定义的功能 ·内核 I/O 环 · FPGA 配置单元（ FCU ） ·配置存储器（ CMEM ） ·用于调试和编程的接口 ·用于测试的接口（ DFT ） 核心资源介绍 通过选择下列每种资源的数量，就可以定义一个定制 Speedcore eFPGA IP 的功能： ·逻辑 - 6 输入查找表（ LUT ），加上集成的快速加法器 ·逻辑 RAM - 两种选择： ·用于 LRAM2k 的每个存储器单元的容量最多可达 2Kb ，其中包括与 MLP 紧耦合的存储器 ·用于 LRAM4k 的每个存储器单元的容量最多可达 4Kb · Block RAM - 两种选择： ·用于 BRAM20k 的每个存储器单元的容量最多可达 20Kb ·用于 BRAM72k 的每个存储器单元的容量最多可达 72Kb ，包括与 MLP 紧 耦合的存储器 · DSP64 - 每个单元模块有一个 18 x 27 乘法器、 64 位累加器和 27 位预加法器 · MLP - 机器学习处理器（ MLP ）模块，包含乘法器、加法器、累加器和紧耦合存储器（包括 BRAM72k 和 LRAM2k ） 交付与应用价值 由于 Achroni x 采用了根据客户需求来定制 GDS II 的商业模式，每个 Speedcore eFPGA 实例的资源模块的数量和组合都是基于客户需求来搭配提供。 Achron ix 的 Speedcore eFPGA IP 可用于台积电（ TSMC ）的 16FF+ 、 16FFC 、 12FFC 、 7nm 、 5nm 和 3nm 工艺技术节点，也可以移植到其他工艺节点上。 在 A SIC 或者 SoC 中嵌入 Speedcore eFPGA 将带来诸多好处，与一款独立的 FPGA 芯片相比， Speedcore eFPGA IP 提供了以下优点： · 降低功耗多达 75% ·节省 90% 的成本 ·延迟缩短到 1/100 ，同时带宽提高了 10 倍。 因此， Sp eedcore eFPGA 具有极高的应用价值。 开发与编程 Achronix 是唯一一家可以同时大批量生产并交付 eFPGA IP 和独立 FPGA 芯片的公司，而且它们都采用同一套 A CE 开发工具来支持。设计人员可以 100 ％确信 Speedcore eFPGA IP 将会正常工作，因为它在 A chronix 的 S peedster 系列独立 FPGA 芯片中已得到了全面的验证，并且经过了大量的流片验证。 由于 S peedcore eFPGA IP 采用的是与 A chronix 的独立 F PGA 芯片和搭载 Achronix Speedster7t FPGA 芯片的 V ectorPath 加速卡相同的工具，开发人员可以先在这些独立 F PGA 芯片或者加速卡上完成设计，然后再移植到 S peedcore eFPGA 上。客户可以选择以下所列配置接口中的一项或多项组合来进行编程： · JTAG ·并行 CPU （ x1 、 x8 、 x16 、 x32 、 x128 数据宽度模式） ·串行闪存（ 1 个或 4 个闪存器件） · 128 位 AXI 总线 总结与展望 Achronix 的 Speedcore eFPGA IP 保持了高端 F PGA 的性能，最高运行频率可达 750MHz ，典型的运行频率也可以达到 300MHz-500MHz ，可以为 A SIC 或者 S oC 提供高性能硬件加速，是诸多智能化应用和边缘计算的理想选择，因而被领先科技企业选择用于通信基础设备、网络加速、智能驾驶和金融科技等多种应用中。 从我们在 ICCAD 2023 上与客户的交流来看，一些领先的国内系统公司和芯片设计企业已经认识到 e FPGA 的优点与价值，并进一步在探讨与 A chronix 进行基于 e FPGA 的 c hiplet 等新的合作模式。因此，我们可以展望在未来几年中，集成了 S peedcore 等 eFPGA 的 A SIC 或者 S oC 将是智能化和高速网联等领域内 芯片设计企业的一条重要的创新之道。 联系本文作者，请发送邮件到：dawson.guo@achronix.com

随着科技的迅速发展，芯片技术一直是推动计算机和电子设备发展的关键。而近年来，一个名为"Chiplet"的概念正在引起广泛关注。2023年9月25日，位于无锡新吴区，中国封测领域的龙头企业——华进半导体，将举办第十届华进开放日活动。活动中多场嘉宾演讲均提到了"Chiplet"这一概念，由此可见"Chiplet"的重要性。本文拟以通俗易懂的方式解释"Chiplet"到底是什么，为何它如此重要，以及它对我们的意义所在。 什么是Chiplet？ 在讨论"Chiplet"之前，我们需要了解芯片的基本概念。芯片是一种集成电路，它由许多微小的电子元件组成，用于处理或存储数据（常见的有 CPU/GPU计算芯片 ， ROM/DRAM存储芯片 ），也可用于感知世界（ 相机核心 CMOS芯片 和 我们常提到的 MEMS传感芯片 ），当然 还有AC/DC电源管理为代表的能源芯片和以5G为代表的通信芯片等等 。 这里的"Chiplet"则是一种新兴的芯片设计和制造方法，它将原本整合在单个芯片上的功能模块分解成多个独立的芯片单元。每个芯片单元称为一个"Chiplet"，它可以独立设计、制造和测试。 为什么Chiplet如此重要？ 为什么说"Chiplet"非常重要呢，原因在它的出现解决了传统芯片设计和制造中的一些瓶颈和挑战： 首先，随着芯片功能的不断增加，单个芯片的复杂性也不断增加，导致制造成本的上升和生产周期的延长。而"Chiplet"的模块化设计使得 不同功能模块可以独立开发和优化 ，从而提高了生产效率和灵活性。 其次，"Chiplet"可以采用不同的制造工艺和材料，使得每个功能模块都可以选择最适合的制造技术，从而 提高整体性能和能源效率 。 此外，"Chiplet"还便于 集成不同厂商的技术和专长 ，促进了跨公司和跨领域的合作，加速了创新的推进。 Chiplet的意义所在 "Chiplet"不仅仅是芯片技术的一次演进，它还具有更深远的意义： 首先，"Chiplet"的模块化设计为未来的芯片发展提供了更大的空间。随着人工智能、物联网和5G等新兴技术的兴起，对芯片的功能和性能要求越来越高。"Chiplet"的灵活性和可扩展性使得芯片设计者能够更好地应对这些挑战。 此外，"Chiplet"的模块化特性也为芯片的可持续发展提供了可能。通过更换或升级某些功能模块的"Chiplet"，我们可以延长芯片的使用寿命，减少电子废物的产生，有利于环境保护和可持续发展。 最后，"Chiplet"的模块化设计还鼓励了创新和竞争。不同公司和研究机构可以专注于自己擅长的领域，通过"Chiplet"的组合和集成，创造出更多样化和高性能的产品。 具体到产业界来说，以国纳科技酱所知，同样位于新吴区与华进半导体毗邻的 知芯传感 ，在开发 MEMS压力传感器和MEMS微振镜及模组 时，工程师们就或多或少采用了"Chiplet"的模块化设计，以满足用户对芯片越来越高的要求。 结论 总之，我们认为"Chiplet"作为一种新兴的芯片设计和制造方法，具有巨大的潜力和意义。它通过模块化设计和独立制造的方式，提高了芯片的生产效率、灵活性和整体性能。而且，"Chiplet"的出现还推动了跨公司、跨领域的合作，促进了创新和竞争。我们相信，随着时间的推移，"Chiplet"技术将进一步创新和应用，为科技发展带来更多普及和突破。

芯粒是小型模块化芯片，可以组合形成完整的片上系统 (SoC)。它们被设计用于基于芯粒的架构，其中多个芯粒连接在一起以创建单个复杂的集成电路。与传统的单片 SoC 相比，基于芯粒的架构具有多项优势，包括提高性能、降低功耗和提高设计灵活性。Chiplet 技术相对较新，半导体行业的许多公司正在积极开发。 Chiplet 是一种新型芯片，为设计复杂的 SoC 铺平了道路。Chiplet 可以被视为乐高积木的高科技版本。一个复杂的功能被分解成一个小模块，然后是可以非常有效地执行单个特定功能的芯粒。因此，使用芯粒的集成系统可以包括：数据存储、信号处理、计算和数据流管理，构建称为“芯粒”。 Chiplet 是封装架构的一部分，它可以定义为一块物理硅片，通过使用封装级集成方法将 IP（知识产权）子系统与其他 chiplet 封装在一起。可以说，chiplet 技术在单个封装或系统中集成了多种电气功能。 利用芯粒技术，工程师可以通过将不同类型的第三方 IP 组装到单个芯片或封装中来快速且经济高效地设计复杂芯片。这些第三方 IP 可以是 I/O 驱动程序、内存 IC 和处理器内核 。 chiplets 的想法起源于 DARPA CHIPS（Common Heterogeneous Integration and IP）项目。由于最先进的 SoC 并不总是适合小规模应用，因此为了提高整体系统的灵活性，CHIP 计划寻求创建一种新的 IP 重用范例，即 chiplet。 虽然当今大多数电子设备中的计算机技术在很大程度上仍由传统芯片组主导，但随着时间的推移，这种趋势似乎很明显会发生变化。许多专家认为，随着这些先进技术的发展，专用芯粒将成为消费设备的普遍特征。有许多可靠且更便宜的技术可用于设计芯粒。 摩尔定律是英特尔联合创始人戈登摩尔于 1965 年做出的预测，即微芯片上的晶体管数量大约每两年翻一番，从而导致计算能力呈指数级增长并降低成本。Chiplet 技术可以看作是扩展摩尔定律并延续半导体行业提高性能和降低成本的趋势的一种方式。 芯粒技术可以帮助扩展摩尔定律的一种方式是允许创建更复杂和更强大的 SoC，而无需将所有必要的组件安装到单个单片芯片上。通过将复杂的 SoC 分解成更小的模块化芯粒并将它们连接在一起，可以继续扩大晶体管和其他组件的数量，而不会达到单个芯片的物理极限。这有助于跟上摩尔定律预测的性能改进和成本降低的步伐。 如今，异构芯粒集成市场增长更加迅速。AMD 的 Epyc 和英特尔的 Lakefield 等不同的微处理器采用芯粒设计和异构集成封装技术进行大量生产。 01. 芯粒历史 芯粒的概念已经存在了几十年，但近年来作为应对缩小传统单片 IC 挑战的一种方式获得了更多关注。随着摩尔定律的不断推进，单片IC的尺寸和复杂度显着增加，导致成本更高，制造难度更大。基于芯粒的设计为这些挑战提供了一个潜在的解决方案，它允许公司使用更小、更专业的芯粒，这些芯粒可以轻松组合并组装成一个完整的系统。 “Chiplet”这个词相对较新，只使用了大约五年左右。它最初是由密歇根大学的研究人员和科学家创造的，当时他们开始研究改进计算机芯片设计、效率和功能的方法。这个词是“chip”和“petite”的组合，可以翻译成“小”的意思。因此，Chiplet 是一种非常小的计算机芯片，用于高科技设备，可执行比传统 CPU 芯片更复杂的任务。它在过去几年发展迅速，许多专家认为，由于其增强的功能，它将开始取代消费设备中的传统芯片组。 2007 年 5 月，DARPA（国防高级研究计划局）启动了首个用于异构芯粒的COSMOS（硅基复合半导体材料）。DARPA 启动了CHIPS，其目的是用芯粒制造模块化计算机。它还涉及不同的集成标准、IP 块和可用的设计工具。 02. 市场预测 芯粒市场预计在未来几年将经历显着增长。根据 MarketsandMarkets 发布的一份报告，到 2025 年，该市场的价值预计将达到 57 亿美元。这表示从 2020 年到 2025 年的复合年增长率 (CAGR) 为 18.9%。 根据 Transparency Market Research 发布的一份报告，到 2031 年，芯粒市场的价值预计将达到 472 亿美元。这代表 2021 年至 2031 年的复合年增长率为 23.9%。该预测考虑了对高性能计算和数据分析不断增长的需求，以及电子设计中模块化和定制化的增长趋势。 这些数据表明，芯粒市场有望在未来几年实现有希望的增长。芯粒是小型模块化芯片，可以组合成更大、更复杂的片上系统 (SoC)。与传统的单片芯片相比，它们具有许多优势，包括提高性能、节省成本和设计灵活性。这些因素，加上对高性能计算和数据分析的需求不断增长，可能会在未来几年推动芯粒市场的增长。 03. 芯粒的好处以及为什么芯粒更好？ 与传统的单片处理器设计相比，芯粒具有多项重要优势。它们可以快速、轻松地定制和升级，从而减少开发时间和成本。也许最重要的是，芯粒通过使用针对特定任务优化的专用处理元件来提高性能。例如，如果您的设备中的 AI 应用程序需要高处理能力，您可以用专为 AI 任务设计的芯粒取代传统 CPU。 除了这些性能优势外，芯粒还可以降低处理器的尺寸和功率要求。通过将多个单独的功能整合到单个单元中，它们消除了对传统芯片所需的大部分布线、冷却基础设施和其他组件的需求。这降低了制造成本，并允许更小的设备设计，非常适合智能手机或 AR/VR 耳机等移动设备。 芯粒提供的灵活性还提供了重要的设计和开发优势。由于可以轻松定制和升级，chiplet 使制造商能够快速适应不断变化的市场条件或新技术发展。它们还通过减少设计和制造定制 SoC 所需的步骤来简化生产过程。 chiplet 技术允许制造商使用更小、更专业的 chiplet 而不是单个单片芯片来完成某些任务，从而有助于提高产量并降低成本。这有助于提高产量，因为它降低了芯片制造过程的复杂性，从而可以减少出现的缺陷数量并提高可用芯片的整体产量。此外，由于芯粒可以单独设计和制造，因此可以更轻松地优化每个特定芯粒的制造过程，从而进一步提高产量。 芯粒有助于降低成本的另一种方式是允许制造商使用混合搭配方法来创建 SoC。制造商不必为每个新产品从头开始设计和制造新芯片，而是可以使用现有芯粒的组合来创建所需的 SoC，这样可以更快、更具成本效益。这对于需要将产品快速推向市场并且需要能够快速更改其 SoC 以满足不断变化的市场需求的公司来说尤其有用。 04. 芯粒挑战 chiplets技术面临以下挑战： 首要的挑战是确保 chiplet 模式的低成本和高可靠性，它基于先进的封装技术。封装技术是chiplet关注的焦点。从 TMSC 向封装的积极转变以及 InFo 和 CoWos 等其他封装技术的发展也可以看出其意义。 第二个挑战是以经济的产品率保持良好的产品质量。虽然，Chiplet 是认证产品，但仍然存在良率问题。如果在 SiP 中的一个 chiplet 硅芯片中发现问题，整个 chiplet 系统的成本就会更高。下图中的图表描述了相对于芯片面积的成品率百分比。 另一个突出的挑战是测试覆盖率。由于多个芯粒嵌入在一起，每个芯粒可以连接到有限数量的引脚。一些芯粒在引脚之外变得不可访问，这导致芯片测试出现问题 。 05. 芯粒标准 虽然芯粒带来了许多挑战，尤其是在商业应用和可扩展性方面，但它们为当今一些最紧迫的芯片设计问题提供了一个有前途的解决方案。随着持续的发展和创新，我们可以期待很快看到芯粒的更广泛使用 。随着 chiplet 技术的发展势头越来越强劲，业内许多大公司开始涉足是很自然的。GlobalFoundries 和三星是走在这一趋势前沿的两家主要公司，各自致力于开发自己的解决方案来应对芯粒挑战。英特尔、AMD、高通、Arm、台积电和三星正在合作定义基于芯粒的 CPU 的新标准。这就催生了UCIe 。 UCIe ( Universal Chiplet Interconnect Express )的推动者群体相当庞大，其中包括 AMD、Arm、Intel 和 Qualcomm，芯片厂台积电和三星（以及 Intel），芯片封装公司 Advanced Semiconductor Engineering，以及云计算提供商 Google、Microsoft、和Meta。 已经开发了芯粒标准化工作来帮助解决与这些连接的性能相关的问题。其中包括改进热管理、降低功耗和减少延迟。它们还可以通过增加流经这些连接的数据流量来帮助提高芯片间通信和集成的效率。 Chiplet 标准化工作正在进行中，目前有许多不同的标准用于芯片之间的接口。例如，加速器缓存一致性互连 (CCIX) 应该是 SoC 芯粒的未来标准。多个芯片包含在同一个芯片封装中，它们一起充当一个大的单芯片。为了让最终用户能够轻松混合和匹配芯粒组件，UCIe 1.0 规范提供了完整的标准化芯片到芯片互连，包括物理层、协议栈、软件模型和合规性测试。下表显示了 UCIe 1.0 的特性和关键矩阵。UCIe 标准涵盖芯粒设计的物理层、物理层和协议层。这些标准还定义了芯粒应如何连接在一起以相互通信。UCIe 1.0 版定义了两个不同的性能级别以适应不同的封装选项：标准和高级。在标准封装方案中，芯粒之间定义了 25 毫米间距的 16 条数据通道。而在先进封装中，允许有 64 个数据通道和 2mm 的空间 。UCIe 1.0 标准基本上是为 2D 和 2.5D 芯片封装定义的，而不是像即将推出的 Foveros Direct 这样的 3D 直接芯片到芯片技术。随着 3D 芯片封装变得可用，该标准将需要更新，以便考虑到可能的附加功能和更高的密度。 芯粒标准化的最大挑战之一是确保芯片可以设计为与各种中介层设计和标准一起使用。在这方面已经取得了一些进展，包括多个组织努力为芯粒接口编写标准化规范。然而，随着越来越多的公司采用这些类型的技术，确保兼容性可能会变得越来越困难。有兴趣实施这些技术的公司需要密切关注 chiplet 标准化工作的现状，以最大限度地提高成功的机会。 06. 芯粒的未来 芯粒技术是一种模块化设计方法，涉及创建小型、独立的芯片或“芯粒”，这些芯片可以组合起来创建更大的系统。每个芯粒都旨在执行特定功能，通过组合不同的芯粒，公司可以创建满足其特定需求的定制解决方案。Chiplet 技术有可能彻底改变电子元件的设计和制造方式，因为它允许更高效和更具成本效益的生产过程，并能够创造更专业和定制化的产品。 芯粒技术有几个关键优势。首先，它允许更灵活和可扩展的设计。通过使用芯粒，公司可以混合和匹配不同的组件，以创建适合其特定性能和功率要求的解决方案。这可以带来更高效和更具成本效益的制造流程，因为它允许公司创建针对其特定需求优化的产品。 其次，芯粒技术有助于提高电子设备的性能。通过使用芯粒，公司可以创建针对特定任务优化的解决方案，从而实现更快、更高效的性能。此外，chiplet 技术有助于降低功耗，因为它可以更有效地利用资源。 最后，chiplet 技术具有加速电子行业创新的潜力。通过支持创建更专业化和定制化的产品，chiplet 技术可以引领新技术和创新技术的发展。 很难预测 chiplet 技术的确切未来，因为它将取决于许多因素，包括技术进步、市场需求和个别公司的战略。然而，芯粒技术有可能彻底改变处理器和其他电子元件的设计和制造方式。通过允许公司混合和匹配不同的芯粒来创建定制产品，芯粒技术可以带来更高效和更具成本效益的制造过程。它还可以允许创建更专业和定制的产品，因为公司可以选择最能满足其性能和功率要求的特定芯粒。 关注公众号“优特美尔商城”，获取更多电子元器件知识、电路讲解、型号资料、电子资讯，欢迎留言讨论。

该产品是采用 Credo 低功耗混合信号 DSP 先进技术的 32x112G 全双工 Chiplet ， 适用于：采用高性能、低功耗的 MCM ASIC 解决方案的先进交换机、高性能计算、人工智能（ AI ）、机器学习 (ML) 和下一代光电合封（ CPO ）等多种应用场景 2021 年 5 月 19 日上海 – 专注为 800G/400G/200G/100G 高速端口网络提供高性能、低功耗先进连接解决方案的全球创新 领导者Credo, 于今日发布其最新产品 Nutcracker ——业内首款 3.2TbpsXSR 低功耗，单通道速率为 112Gbps 的高速连接 Chiplet 。 为适应下一代 MCM ( 多芯片组件 ) ASIC 的应用需求， 该产品在功耗及连接距离性能上进行了深度优化， 可用于高速交换机、高性能计算、人工智能（ AI ）、机器学习 (ML) 和光电合封（ CPO ）等多种场景。 Nutcracker H ost 端有 32 条低功耗 112GXSR SerDes 通道 , 用于与片上系统（ SOC ）的主 ASIC 通信。 Line 端有 32 条采用 DSP 优化技术的低功耗 112GMR+ 通道 , 用于提供向外通信的接口。 Credo 独特的 DSP 技术使其能够在保证低功耗的前提下， 采用 TSMC 12nm 成熟工艺制程 来开发生产这款 32x112Gbps XSR < — 32x112Gbps MR+ Retimer 裸片。相比之下 , 其他替代解决方案则将需要使用更为昂贵的 7nm 或 5nm 工艺节点。 经 Credo 优化设计的芯片架构，使 SOC ASIC 供应商能够通过使用面积节省和功耗较低的 XSR 接口，最大限度发挥其核心处理功能。 Nutcracker 可为 MCM 提供强大的封装外部接口， 以便于其集成在各种系统级配置中。 在 MCM 设计中使用 Chiplet 可以加速 ASIC 的发展与创新，能够更快满足交换机、存储、服务供应商、高性能计算、人工智能和机器学习等多种应用场景下不断增长的性能需求。 “ 我们与全球财富 200 强的大客户进行战略合作，研发并实现了 Nutcracker 的商业化， ” Credo 商务拓展副总裁 Jeff Twombly 表示。 “ 下一代 ASIC 部署需要采用异构 MCM 来满足所有技术行业对性能方面不断增长的要求，这其中也包括数据中心新兴的光电合封（ CPO ）技术。 Nutcracker 是当下能够满足这些需求的先进的解决方案。 ” Twombly 继续说道。 650 Group 创始人兼技术分析师 Alan Weckel 表示： “ Credo 的 Nutcracker XSR Chiplet 是下一代 ASIC 设计的重要组成部分。随着数据中心市场向 400G 、 800G 及更高速的 ASIC 发展，市场将从单芯片 ASIC 过渡到 MCM 解决方案。此外，随着市场朝 25.6Tbps 、 51.2Tbps 迈进，我们预期将会有更多 ASIC 采用 MCM 结构。 ” Nutcracker 将在 2021 TSMC 线上创新平台中进行展示。 活动后，展演视频将在 Credo 官网发布。目前， Nutcracker 已投入量产。 更多有关 Nutcracker 芯片和其他行业领先的 Credo 连接解决方案信息，请访问： https://www.credosemi.com/serdes-ip-and-chiplets . 关于 Credo Credo Technology 成立于 2008 年，是全球领先的高性能串行连接解决方案供应商，在上海、硅谷、香港、新竹、武汉和南京设有分支机构。 Credo 多年来致力于为互联网、云计算、大数据、 5G 、人工智能等领域提供低成本、低功耗、最先进的超高速单通道 112G/56G/28G 连接商业解决方案。 Credo 凭借多年的技术积累，成为全球屈指可数能在 28nm/16nm/12nm/7nm 全部工艺基础上实现 400G/800G 连接商业解决方案的公司，产品满足客户对成本、功耗、性能、上市时间、产能等多方位要求。 更多信息，请访问： https://www.credosemi.com 。或在 LinkedIn 和 Twitter 关注 Credo 。