标签: modesim

modelsim SE是modelsim中性能最强的版本，支持VHDL、verilog HDL的混合仿真，速度较快，精度较高； modesim有命令行操作模式(CMD)和用户图形界面操作模式(GUI)，使用相同的内核； modesim针对VHDL和verilog HDL使用的是不同的仿真器，但可以混合使用(例如用.v的testbench测试VHDL的逻辑电路)； modesim进行后仿真时需要添加元件库，Altera仿真库的位置为C:alteraquartus50edasim_lib，包括VHDL库元件和verilog HDL库元件； 所有库元件都应改有VHDL和verilog HDL两种版本才能支持混合仿真，建议预先编译好所需要的VHDL库元件和verilog HDL库元件； 常见库的分类： lpm库(altera基本元件库)、altera_mf库(altera的mega function库)、primitive库(altera原语库)、器件库、modelsim默认自带相关库； quartus simulator不支持testbench，只支持波形仿真文件.vwf(vector waveform file)，modesim两种都支持，推荐写testbench； Quartus II提供了把.vwf文件转换成.vt的功能,选择主菜单File-Export,可以保存为.vt或者.v文件；此举可节省在有波形输入时再写testbench的时间，但生成的testbench没有后处理功能； 如果使用vhdl语言,则网表文件是.vho,反标文件(标准延时文件)是.sdo;如果使用verilog语言,则网表文件是.vo,sdf文件也是.sdo wave窗口、list窗口、dataflow窗口必须要添加实例才能显示； 后仿真时，library要选使用的器件族，SDF要约束到testbench中的逻辑电路的"例化名" 前仿真时，不需要管SDF，也不需要管library(在预编译好altera_mf等库的前提下) 其他: modesim对源代码的编辑以及语法高亮显示功能比quartus好； 需要先建立文件夹以后再建立工程project,并指定该project的位置在该文件夹下； 如果既要做前仿真又要做后仿真，则在project文件夹内分别建立pre_sim和par_sim两个文件夹，前后仿真各作为一个工程来跑； change directory只是在project内部改变文件夹，并未改变work库中的内容，不建议采用；二要建立工程前建立文件夹； 源代码修改以后一定要重新编译compile以后才能够生效； modelsim可编译的文件包括： RTL源码、testbench、.vo/.vho网表； 该工程的全部RTL代码和testbench都必须添加进来后才能编译成功，源代码可能有多个文件，testbench一般是一个文件； modelsim报错一次后窗口需要关闭后才能重新报错； testbench名最好为 module_tb 编译VHDL相关的库文件时要注意编译顺序； 仿真的种类及输入文件： 1.功能仿真的输入是设计的RTL代码和testbench； 2.综合后仿真的输入是"一般性逻辑网表"、综合产生的延时文件、testbench； 综合后的延时文件仅仅能估算门延时，而不含布线延时信息，所以延时信息不很准确； 3.布局布线后仿真的输入为"布局布线后的逻辑网表"、标准延时文件SDF/SDO、testbench； SDO/SDF是由FPGA厂家提供的、关于FPGA不同系列器件的物理硬件原语时序特征的表述，不仅包含门延时还包含实际布线延时，仿真最准确； http://blog.sina.com.cn/s/blog_63c3db6d0100x8ys.html