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作者： Laurent Arditi, Paul Sargent, Thomas Aird 职务： Codasip 高级验证 / 形式验证工程师 RISC-V 的开放性允许定制和扩展基于 RISC-V 内核的架构和微架构，以满足特定需求。这种对设计自由的渴望也正在将验证部分的职责转移到不断壮大的开发人员社群。然而，随着越来越多的企业和开发人员转型 RISC-V ，大家才发现处理器验证绝非易事。新标准由于其新颖和灵活性而带来的新功能会在无意中产生规范和设计漏洞，因此处理器验证是处理器开发过程中一项非常重要的环节。 在复杂性一般的 RISC-V 处理器内核的开发过程中，会发现数百甚至数千个漏洞。当引入更多高级特性的时候，也会引入复杂程度各不相同的新漏洞。而某些类型的漏洞过于复杂，导致在仿真环节都无法找到它们。因此必须通过添加形式验证来赋能 RTL 验证方法。从极端漏洞到隐匿式漏洞，形式验证能够让您在合理的处理时间内详尽地探索所有状态。 在本文中，我们将介绍一个基于形式验证的、易于调动的 RISC-V 处理器验证程序。与 RISC-V ISA 黄金模型和 RISC-V 合规性自动生成的检查一起，展示了如何有效地定位那些无法进行仿真的漏洞。通过为每条指令提供一组专用的断言模板来实现高度自动化，不再需要手动设计，从而提高了形式验证团队的工作效率。 1 、基于先进内核的处理器开发 嵌入式系统的应用越来越广泛，同时对处理器的性能、功耗和面积（ PPA ）要求越来越高，因此我们将这样的产业和技术背景下用实际案例来分析处理器的验证。 Codasip L31 是一款用于微控制器应用的 32 位中端嵌入式 RISC-V 处理器内核。作为一款多功能、低功耗、通用型的 CPU ，它实现了性能和功耗的理想平衡。从物联网设备到工业和汽车控制，或作为大型系统中的深度嵌入式内核， L31 可在一个非常小巧紧凑的硅片面积中实现本地处理能力。 L31 是通过 Codasip Studio 使用 CodAL 语言设计而成，该内核完全可定制，包括经典的扩展和特性，以及实现这些扩展和特性所需的高效和彻底的验证。 图 1 Codasip L31 处理器内核架构图解（来源： Codasip ） 表 1 Codasip L31 内核展示了 RISC-V 处理器的优异特性 特性 描述 指令集架构 (ISA) RV32 I/M/C/F/B 流水线 3 级顺序流水线 分支预测器 可选，优化过的单线程性能 并行乘法器 并行实现，单周期乘法 序列除法器 顺序执行 内存保护 ● 具有 2/4/8/16 个区域的可选 MPU ● 具有 2/4/8/16 个区域的物理内存属性 机器和用户权限模式 紧耦合存储器 (TCM) ● 指令和数据 TCM ● 可定制大小高达 2MB AHB-Lite TCM 辅助端口 接口 用于获取和数据的 32 位 AHB-Lite 接口（带缓存的 AXI-Lite ） 浮点单元 (FPU) 可选，单精度 调试 ● 标准 RISC-V 调试 ● 2/4 JTAG ● 2-8 个断点和观察点 ● 系统总线接入 中断 ● 中断控制器 ● 标准 RISC-V CLINT 执行 ● 多达 128 个中断 ● WFI( 等待中断 ) ● NMI( 不可屏蔽中断 ) 2 创建最优的 RISC-V 处理器验证方法 处理器验证需要制定合适的策略、勤勉的工作流程和完整性，而方兴未艾的、更加灵活的 RISC-V 处理器开发则需要针对自己处理器功能设置做详尽的验证规划；也需要参考一些内核供应商的内外部因素，比如该供应商自己的开发工具体现和外部开发工具伙伴，以及同系、同款或者同厂内核的出货量等。 验证处理器意味着需要考虑诸多不确定性。最终产品将运行什么软件？用例是什么？可能发生哪些异步事件？这些未知数意味着较大的验证范围。然而，覆盖整个处理器状态空间是无法实现的，这也不是 Codasip 这样的领先内核供应商的目标。 在确保处理器品质的同时，充分利用时间和资源才是处理器验证的正解。明智的处理器验证意味着在产品开发过程中尽早并高效地发现相关漏洞。在顶层方面， Codasip 提供了多种创新的验证路径，其验证方法基于以下内容： ● 验证是在处理器开发期间与设计团队合作完成的。 ● 验证是所有行业标准技术的组合。使用多种技术可以让您最大限度地发挥每一种技术的潜力，并有效地覆盖尽可能多的极端情况。 ● 验证需持续进行。有效的办法是运用随着处理器复杂程度而不断发展的技术组合。 在验证 L31 内核时，我们的想法是让仿真和形式验证相辅相成。 2.1 仿真的优势和目的 仿真实际上不可或缺，它允许我们在两个级别上进行验证设计： ● 顶层仿真（ Top-level ），主要是为了确保设计在最常见的情况下符合其规范（ CPU 的 ISA ）。 ● 块级仿真（ Block-level ），以确保微架构按照预期设计。然而，很难将这些检查与顶层架构规范联系起来，因为这通常依赖于定向随机测试生成，因此能够应付棘手和不寻常的情况。 顶层仿真通常不像块级仿真那样特意强调设计。因此，它可以实现针对 ISA 的设计的整体验证。 2.2 形式验证的优势和目的 形式验证使用数学技术对以断言形式编写的问题提供有关设计的明确答案。 形式验证工具对断言和设计的组合进行详尽的分析。不需要指定任何刺激，除了指定一些非正常情况以避免假漏洞。该验证工具可以提供详尽的 “ 已证实 ” 答案或 “ 失败 ” 答案，同时生成显示刺激的波形，证明断言是错误的。在大型和复杂的设计中，工具有时只能提供有限的证明，这意味着从重置到特定数量的周期都不存在漏洞场景。同时也存在不同的技术方法来增加该周期循环次数，或获得 “ 已证明 ” 或 “ 失败 ” 的答案。 形式验证用于以下情况： ● 为完整的验证一个模块，潜在地消除了任何仿真的需要。由于形式验证的计算复杂性，形式化验收（ sign-off ）仅限于小模块。 ● 除了仿真之外，还要验证一个模块，即使是个大模块，因为形式验证能够在极端情况下找到漏洞，而随机仿真只能 “ 靠运气 ” 找到，而且概率非常低。 ● 处理一些仿真不充分的验证任务，例如时钟门控、 X 态传播（ X-propagation ）、数据增量处理（ CDC ）、等价性检查等。 ● 帮助调查缺少调试信息的已知漏洞，并确定潜在的设计修复。 ● 对漏洞进行分类和识别，以便通过形式验证来学习和改进测试平台 / 仿真。 ● 为了潜在地帮助仿真，填充覆盖范围中的漏洞。 3 解决方案：一种基于形式验证的高效的 RISC-V 处理器验证方法 为了获得一种高效的 RISC-V 处理器验证方法，我们决定以采用西门子 EDA 处理器验证 APP 来高效验证 Codasip L31 RISC-V 内核为例，来进行详尽的说明。该工具的目标是确保 RTL 级别的处理器设计正确且详尽地实现指令集架构 （ ISA ）规范，而本文希望介绍的是一种端到端的解决方案 1. 该工具从一个顶层并有效的 “ 黄金模型 ” 中生成以下： ● 在 Verilog 语言中， ISA 的单周期执行模型。 ● 一组断言，用于检查待测试模块 （ DUT ）和模型 （ M ）在架构级别的功能是否相同。 注意：这并没有进行任何正式等价性检查。 2. 当在 DUT 中获取新指令 （ I ）时，会捕获架构状态 （ DUT-init ）。 3. 该指令在流水线中运行。 4. 捕获另一个架构状态（ DUT-final ）。 5. M 被输入 DUT-init 和 I ，并计算出一个新的 M-final 状态。 6. 断言检查 M-final 和 DUT-final 中的资源是否具有相同的值。 图 2 3 级 L31 内核的端到端验证流程（当验证指令 I 既没有停止也没有清除缓存数据时） 这种端到端的验证方法可以在比整个 CPU 更小、更简单的模块（例如数据缓存）上合理实现。可以在缓存上写入端到端断言，以验证写入特定地址的数据是否从同一地址正确读取。这使用了众所周知的形式验证技术，例如记分牌算法。 然而，对于 CPU 来说，手动编写这样的断言是不可行的。它需要指定每条指令的语义，并与所有执行模式交叉。这通常根本不可能实现。 CPU 的形式验证被分成更小的部分，但是仍然无法验证所有部分是否正确执行了 ISA 。 使用建议的方法意味着能够立即验证完整的 L31 内核，而无需编写任何复杂的断言。如上所述，黄金模型和检查断言是自动生成的。 这种方法同时具有高度可配置性和自动化性，特别是对于 RISC-V CPU ，例如 L31 ： ● 用户可以指定设计执行的顶层 RISC-V 参数和扩展。 ● 该工具能够自动从设计中提取数据，例如将架构寄存器与实际每秒浮点运算次数相关联。 ● 该工具允许添加自定义，例如用来验证的新指令（具有为用户 “ 扩展 ” 黄金模型的能力）。 最后，黄金模型不是由 Codasip 开发的（除了一些自定义部分），这一事实提供了额外的保证，这从验证独立性的角度来看很重要。 本文摘录于《基于形式的高效 RISC-V 处理器验证方法 – 形式化验证》白皮书，出版人为总部位于欧洲的全球领先 RISC-V 供应商和处理器解决方案领导者，该公司的处理器 IP 目前已部署在数十亿颗芯片中。 Codasip 通过开放的 RISC-V ISA 、 Codasip Studio 处理器设计自动化工具与高品质的处理器 IP 相结合，为客户提供定制计算。这种创新方法能够轻松实现定制和差异化设计，从而开发出高性能的、改变游戏规则的产品，实现真正意义上的转型。如希望得到该白皮书的完整版本，可浏览 Codasip 中文网站或者关注该公司微信公众号。 该技术白皮书英文版下载链接： https://codasip.com/papers/a-formal-based-approach-for-efficient-riscv-processor-verification

作者： Codasip 随着越来越多的研究伙伴加入以及新技术和新产品的不断披露，欧盟于 2022 年底启动 的 NimbleAI 这一前沿项目 在喧嚣的 GPT 热潮中，开始展现出一条新的智能化和数字化转型之道。 NimbleAI 旨在 推动 神经形态视觉 （ neuromorphic vision ） 传感 和处理 技术 的发展和研究 。 作为一种创新的视觉感知和处理技术，神经形态视觉参考了生物系统工作方式，通过检测动态场景中的变化来决定是否更细致地查看捕捉到的内容，而不是花费大量资源区连续分析整个场景，从而节省大量资源和大幅度缩短延迟。 尽管 NimbleAI 是一个启动不久的新项目， 它 已经在带动许多新的计算和控制技术的研究和开发。例如，全球领先的定制处理器 IP 和开发工具提供商 Codasip 也一直关注和参与该领域的进展；作为 Codasip 的创新孵化器，该公司旗下的 Codasip Labs 不断探索将未来新技术快速推进到应用，因而于近期加入 NimbleAI 项目，为其开发一个 RISC-V 可定制内核，赋能神经形态传感 3D 集成芯片。 欧盟的 NimbleAI 项目是 一个为期 3 年、耗资 1000 万欧元的研究项目，汇集了来自欧盟和英国的商业组织和学术界的合作伙伴共同参与研发。该项目由欧盟资助，旨在设计一 种 神经形态 视觉 传感和处理的 3D 集成芯片。 在动辄需要上万张高性能 GPU 卡和巨量存储的 GPT 人工智能时代， 这一灵感来自于眼睛对光线的探测和大脑对视觉信息处理 的新机器视觉和智能技术，以其对资源和算力的节省再加更低的延迟而广受关注，因而 NimbleAI 项目也吸引了众多的目光 。 欧盟 NimbleAI 项目的部分成员（图片来源： NimbleAI ） 显而易见，这是一个受生物学启发的前沿技术，目标是提高下一代基于事件的视觉传感的神经形态芯片的能源效率和性能。如果一切按计划进行，那么会创建一种完整的神经形态架构，赋能终端设备有效准确地运行和多样化的计算机视觉算法。目前这些应用设备通常在资源和面积上受到限制，典型的应用领域包括手持和电池供电的医疗成像设备、自动驾驶车辆 智能显示器、可穿戴的 眼球追踪眼镜等等。 将生物系统作为电子系统的 “ 黄金基准”是近年来的一个技术趋势。受到生物学的启发， NimbleAI 正在利用生物眼脑系统作为其系统架构。该项目正在实施一个始终在线的传感模式，高度专业化的事件驱动处理内核和神经网络，以使用最少的能量对选定的刺激进行视觉推理。通过基于事件来决定应该发送和分析什么信息，计算系统就可以选择捕捉和分析有意义的特征信息，而不需要捕捉和分析所有信息。这种基于事件的方法可以大幅度降低资源需求，节省大量能耗，并减少延迟。 作为定制处理器专家， Codasip 在该项目中积极探索 RISC-V ISA 在内存加速器中的扩展，这些加速器由合作伙伴 CEA 提供。 定制的 RISC-V 处理 有助于提高神经形态芯片的性能并降低其功耗。为了实现这一目标， 项目 选用了 Codasip Studio 工具和 CodAL 架构描述语言，这些工具促使定制工作流程变得直接便捷 。之 后由 Codasip 开发的 RISC-V 内核 会被 映射到 Menta SAS 的 嵌入式 FPGA （ eFPGA ） 模块 上。 改变游戏规则的 定制处理器 技术 目前在 NimbleAI 项目 中， Codasip 团队正在开发基于 RISC-V 的下一代人工智能处理器。同时这也是 Codasip Labs 的系列项目中的一个完美案例。 Codasip Labs 专注于关键应用领域，包括安全、功能安全和 人工智能 / 机器学习（ AI/ML ） 等等。以 发现和打造创新 技术 来 扩展定制计算的无限可能性为宗旨。 在 NimbleAI 项目之前， Codasip 的可定制 RISC-V 处理器 IP 和 Codasip Studio 定制开发工具已经得到了实际应用的广泛验证并获得了多项业界大奖的褒嘉，搭载其 IP 的处理器的出货量已超过 20 亿颗。 NimbleAI 项目正在证明一个新的趋势： 通过定制的、领域专用 的处理器 设计， 可以 加快 直接针对智能化应用的定制化 / 差异化 处理器 产品的上市时间， 并能够以高性能和低功耗等特性来 最终赢得市场青睐。在为期 3 年的 NimbleAI 项目结束时，与目前 基于帧的 CPU 或 GPU 处理视频标准相比，我们期望看到重大的性能提升。该项目将实现新的功能和实际实现，以解锁更先进的人工智能和计算机视觉算法和应用。 注： NimbleAI 从欧盟的欧洲地平线研究和创新行动计划（ RIA ）中获得了 101070679 号拨款协议的资助，并从英国研究和创新的欧洲地平线担保计划中获得了资助。该资金项目为英国脱欧后的实体公司加入欧洲地平线项目提供了欧盟签约保障。 关于 Codasip Codasip 作为领先的处理器技术解决方案供应商，支持系统级芯片（ SoC ）开发人员设计出差异化的产品，从而获得竞争优势。客户可使用 Codasip Studio 设计自动化工具，开放的架构许可以及可定制的 RISC-V 处理器 IP 系列，通过定制计算，充分解锁 RISC-V 的无限潜力。 Codasip 总部位于欧洲，同时服务于全球市场，目前已实现在数十亿颗芯片中布局。

IAR 获得 ISO 26262 认证的工具支持基于屡获殊荣的 Codasip L31 内核的参考设计 Codasip 和 IAR 共同宣布将强强联手为低功耗嵌入式汽车应用提供全新的创新支持，双方将联手为客户提供屡获殊荣的 Codasip L31 内核和获得安全性认证的最新版本 IAR Embedded Workbench for RISC-V 开发工具链 。 此次合作可为汽车应用开发人员提供一条便捷之道，以帮助他们推出基于多功能的 Codasip L31 内核且符合 ISO 26262 认证标准的嵌入式应用。 Codasip 的双内核锁步参考设计在一个双核故障检测子系统中部署了两个 Codasip L31 内核。 Codasip 的 L31 是一款低功耗、通用型嵌入式 RISC-V CPU ，它实现了性能和功耗的完美平衡，而且这种多功能 CPU 可在一个非常小巧紧凑的硅片面积中实现本地处理能力。它可以轻松地使用 Codasip Studio 工具进行定制，适用于从物联网设备到工业和汽车控制等应用，或作为大型系统的深度嵌入式内核。 IAR Embedded Workbench for RISC-V 的功能安全版本已通过了 TÜV SÜD 的认证， 符合 10 个不同标准的要求，其中也包括 ISO 26262 功能安全标准 。 IAR 在服务合同有效期内将为客户提供有保证的支持，包括验证过的服务包，以及已知漏洞和问题的定期报告。 IAR Embedded Workbench for RISC-V 当前可支持 Codasip L31 内核的现有版本以及双核锁步参考架构。 Codasip 汽车业务和产品副总裁 Jamie Broome 表示：“在降低复杂性和成本的同时，对加速创新的需求还在不断增加；在这些因素的推动下，汽车市场正在迅速转变；这正是 RISC-V 提供的优势。 Codasip 正在交付具有绝对所有权和控制权的定制计算。通过与 IAR 的合作，我们为汽车企业的产品认证提供了一个简单直接的解决方案，以满足 ISO 26262 和其他功能安全和安全标准。” IAR 首席技术官 Anders Holmberg 评论道：“ Codasip 是 RISC-V 生态系统的重要成员，我们携手为我们的汽车客户创造更多的可能性。此外，由于两家公司的总部都位于欧洲，我们有能力为全球的客户提供支持；同时在我们周边还高度集中了领先的汽车制造商和供应商。” Codasip 和 IAR 将于 3 月 14 日至 16 日在德国纽伦堡举行的 2023 年嵌入式世界展会（ Embedded World 2023 ）上展示他们的解决方案。 Codasip 将在展台 4-565 上演示使用 IAR 工具的已认证版本来开发双核锁步方案的实现方法。 IAR 将在展台 4-149 上演示其用于 RISC-V 的开发工具链。 不要错过 IAR 和 Codasip 在 Embedded World 2023 上的精彩演示。 关于 Codasip Codasip 是一家处理器技术公司，支持系统级芯片（ SoC ）开发人员设计出差异化的产品，从而获得竞争优势。 客户们通过使用 Codasip 提供的系列定制计算产品，能够以独特的方式去充分发挥开放 RISC-V ISA 的变革性潜力， Codasip 的产品包括： Codasip Studio 设计自动化工具，一个完全开放的架构授权模式，以及一系列易于定制的处理器硅知识产权（ IP ）。 Codasip 是一家总部位于欧洲同时又服务于全球市场的企业，全球已有数十亿颗芯片使用了 Codasip 的技术。

处理器设计自动化和 RISC-V 处理器 IP 的领导者 Codasip 今日宣布成立 Codasip 实验室（ Codasip Labs ）。作为公司内部创新中心，新的 Codasip 实验室将支持关键应用领域中创新技术的开发和商业应用，覆盖了安全、功能安全（ FuSa ）和人工智能 / 机器学习（ AI/ML ）等方向。该实验室的使命在于识别和构建相关技术，以扩展定制计算的可能性，并加快具有定制化的、领域专用设计的差异化产品的开发，并缩短其上市时间。 Codasip 实验室将由公司创始人兼总裁马克仁（ Karel Masarik ）博士负责，马克仁博士在 10 余年软 / 硬件协同设计技术研究的基础上于 2014 年创立了 Codasip ，并率先推出了全球第一个商用 RISC-V IP 核。马克仁博士将在该实验室的框架下带领一支不断壮大的应用专家团队，其中包括最近刚刚被 Codasip 收购的 Cerberus 安全专家团队等。 马克仁博士对此说道： " 通过 Codasip 实验室计划，我们的目标是扩展一切可能性，弥合创新研究和商业化之间经常存在的差距。由于半导体加工中线宽不断按比例缩减的定律正在显示其极限性，我们显然需要全新的思维方式来应对。 Codasip 将与大学、研究机构和战略伙伴合作联手去实现创新，从而使我们的客户始终保持在处理器架构技术的最前沿 " 。 通过 Codasip 实验室计划， Codasip 正在为公司及其合作伙伴、客户和学术界之间的合作研究创造一个环境。这一举措将进一步加速全新解决方案的开发，对未来的定制化、领域专用的设计产生巨大影响。 值得一提的是， Codasip 大学计划 作为 Codasip 实验室的一个重要组成部分，将继续专注于与行业领导者合作，培养下一代研究人员和工程师以及开发先进的解决方案，以应对未来的诸多技术挑战，其中包括与英特尔的高等教育拓展项目等。 Codasip 实验室同时还将从 RISC-V 技术指导委员会和工作组内部，以及通过其他组织参与相关行业标准的制定，其中包括围绕以欧盟芯片法案形成的生态系统等。 有关 Codasip 实验室的更多信息，请访问官网页面： https://codasip.com/labs/ 关于 Codasip Codasip 提供领先的 RISC-V 处理器 IP 和高级处理器设计工具，为 IC 设计者提供 RISC-V 开放 ISA 的所有优势，以及定制处理器 IP 的独特能力。作为 RISC-V 国际组织的创始成员和基于 LLVM 和 GNU 的处理器解决方案的长期供应商， Codasip 致力于为嵌入式和应用处理器提供开放标准。 Codasip 成立于 2014 年，总部位于德国慕尼黑，目前在欧洲设有多个研发中心，销售代表遍布全球。

RISC-V 的安全性问题需要得到高度重视 处理器设计自动化和 RISC-V 处理器硅知识产权（ IP ）的领导者 Codasip 日前宣布，其已收购 Cerberus Security Labs 公司。 Cerberus 的物联网（ IoT ）安全 IP 和经验丰富的团队将支持 Codasip 的客户能够快速为 RISC-V 处理器设计集成安全解决方案。 此项收购未披露具体金额，且收购事项已完成并立即生效。总部位于英国布里斯托尔的 Cerberus 团队将作为 Codasip 员工加入到团队。 Codasip 首席执行官 Ron Black 评论道：“安全性是互联产品的关键决定因素，这也是许多公司正在努力以可扩展的方式要去解决的一个问题。通过此次收购，我们将为我们的客户提供 Cerberus 团队在安全设计和实施方面的丰富经验，我们也将能够扩展我们的产品，以满足客户的需求，从而确保他们的产品能够同时满足其安全性和业务需求。” Cerberus 创始人 Carl Shaw 博士补充道：“ Codasip 为我们提供了一个跳板，可以在不断增长的市场机遇中，使用我们的技术来解决客户的实际需求。 RISC-V 的安全性需要得到高度重视，通过在 Codasip Studio 和 CodAL 语言在硬件设计中集成安全性功能，提供了一种令人兴奋的解决方案。我们为自己的团队和工作成就得到认可而倍感自豪，同时也很高兴能成为一家创新型公司的一部分，该公司在令人兴奋的市场中有着如此快速的发展。” 作为物联网安全基金会（ IoT Security Foundation ）的创始成员之一， Cerberus 一直积极参与制定标准和推动物联网安全需求。其团队成员在消费性产品、汽车和半导体市场中，拥有丰富的为主流品牌公司提供服务的工作经验，参与了嵌入式系统网络安全的高级学术研究，并加入了一些行业组织，从而为物联网应用创建了功能强大的安全性产品。 Codasip 使 Cerberus 能够在其现有工作成就的基础上，提供目前 RISC-V 所需的独特产品，以确保即使是“非标准”定制化的、特定领域的和低功耗的嵌入式应用，都能够提供源自内核中集成的安全和安防保障。 Codasip 的处理器 IP 使用 Codasip Studio 和 CodAL 语言进行优化，目前的计划是快速集成 Cerberus Labs 的嵌入式安全 IP ，以支持 Codasip 的客户和 RISC-V 开发人员能够轻松集成安全功能。 关于 Codasip Codasip 提供领先的 RISC-V 处理器 IP 和高级处理器设计工具，为 IC 设计者提供 RISC-V 开放 ISA 的所有优势，以及定制处理器 IP 的独特能力。作为 RISC-V 国际组织的创始成员和基于 LLVM 和 GNU 的处理器解决方案的长期供应商， Codasip 致力于为嵌入式和应用处理器提供开放标准。 Codasip 成立于 2014 年，总部位于德国慕尼黑，目前在欧洲设有多个研发中心，销售代表遍布全球。有关我们产品和服务的更多信息，请访问： www.codasip.com 。有关 RISC-V 的更多信息，请访问： www.riscv.org 。