标签: 保持时间

来到新公司一个月了，回到熟悉的电路设计，真是爽。当然敲代码还是有的，不好心情不一样了，敲的代码都是跳跃的。有了电路做支撑，代码也有了用武之处。 当然，刚来公司，对方也不能什么都交给你做，毕竟还是要考察考察。最近测试的同事偶然发现一个现象，很自然这个问题就交到我头上解决，本着新人要好好表现的目的，再就是争取谈薪水的优势，毕竟疫情闹得，我还的降薪工作，必须解决这个问题。 现象很简单，就是开关长按关机，长按开机。看了眼电路，跟控制器没关系，只是反相器组成的延时电路和D触发器组成的双稳态加上MOSFET而已。这个电路以前做过，也没什么的难度，按理说不应该出问题啊。总工说以前调试过，没问题。既然领导都说了，那就只能慢慢找了，先把图放上来，单位不能连接外网，只能随便画个示意图。 查了半天实在是没其他问题，用示波器定位到D触发器问题。第一次按下D触发器能切换状态，第二次按按理说应该切换另一个状态，但是就是没变，左思右想还是没想明白。 加班吃了碗泡面，冷静想想。D触发器前端应该是施密特反相器就好了，但是也没法改了，毕竟都生产了一堆，换也来不及了，硬着头皮来吧。 难道是保持时间不够？决定在D端与GND加一个电容，增加一些延迟，让Q与Q非之间慢点来。 测试了几台，没问题了，后来改进的话增加一个电阻，组成RC延时电路会更好一些。因为不是高速电路，主要是稳定。 一大早去邀功，总工也挺满意。 回头看看，这也算是考验基本功的。还好是别人电路的问题，这要是我自己做的电路出问题了，涨薪是不能了。 最后再说一句，一定要用施密特反相器！

4 、保持时间时序路径逐个解析 Hold 可以理解为最小的 delay 需求。 有图可以得到如下公式 Tlaunch + T + Tck2q + Tdp = Tcapture + T + Thold 也就是： Tck2q + Tdp + Tlaunch – Tcapture = Thold 所以 delay 不能太小，否则不能满足 hold 的要求，另外 hold 和周期也没有关系，所以和 jitter 也就没有关系（在同一个沿分析的）。 1 ） DFF-DFF 之间 Hold 的检查和 setup 的检查类似，如下图，是两个 DFF 之间的 hold 检查。 注意 hold_slack 的计算时间也是    -(required time – arrival time) ，后者大其实是代表 hold 满足条件，也就是数据的最小延时使数据的边沿推到了 hold 边界的后面。 2 ） input-DFF 之间 Hold 的检查和 setup 的检查类似，如下图。 3 ） DFF-output 之间 Hold 的检查和 setup 的检查类似，如下图。 4 ） input-output 之间 Hold 的检查和 setup 的检查类似，如下图

  图 1     建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；     保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。      如图 1 。数据稳定传输必须满足建立和保持时间的要求，当 然 在一些情况下， 建立时间和保持时间 的值可以为零。 PLD/FPGA开发软件 可以自动计算两个相关输入的建立和保持时间。     个人理解：     1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。     2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。   关于建立时间保持时间的考虑 华为题目：时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问：触 发器D2的建立时间T3和保持时间T4应满足什么条件？ 分析： Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。 Tcomb： 触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。 Tsetup：建立时间 Thold：保持时间 Tclk：时 钟周期 建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。 保持时间容限：保持时间容限也要求大于等于0。 由上图可知，建立时间容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根据建立时间容限≥0，也就是Tclk- Tffpd(max)-Tcomb(max)-Tsetup≥0，可以得到触发器D2的Tsetup≤Tclk- Tffpd(max)-Tcomb(max)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Tsetup≤T-T2max。 由上图可知，保持时间容限+Thold＝Tffpd(min)+Tcomb(min)，所以保持时间容 限＝Tffpd(min)+Tcomb(min)-Thold，根据保持时间容限≥0，也就是 Tffpd(min)+Tcomb(min)-Thold≥0可以得到触发器D2的Thold≤Tffpd(min)+Tcomb(min)，由于题目没 有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Thold≤T2min。关于保持时间的理解就是，在触发器D2的输入信号还处在保持时间的时 候，如果触发器D1的输出已经通过组合逻辑到达D2的输入端的话，将会破坏D2本来应该保持的数据。 http://www.cnblogs.com/scnutiger/archive/2009/10/12/1581680.html 这篇也不错

建立时间：决定了触发器之间的组合逻辑的最大延迟 保持时间：决定了触发器之间的组合逻辑的最小延迟 只有满足了这两个条件触发器的值才会和你希望的一样 建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间; 保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 = 时钟周期。 1、setup time的意义：为什么Data需要在Clock到达之前到达？       其实在实际的问题中，setup time并不一定是大于零的，因为Clock到达时刻并不等同于latch的传输门A关闭的时刻（更何况这种关闭并不是绝对的和瞬间完成的），这之间有一个未知的延迟时间。       为使问题简化，假设Clock的到达时刻为传输门A关闭、传输们B打开的时刻。如果Data没有在这之前足够早的时刻到达，那么很有可能内部的feedback线路上的电压还没有达到足够使得inv1翻转的地步（因为inv0有延时，Data有slope，传输门B打开后原来的Q值将通过inv2迫使feedback保持原来的值）。如果这种竞争的情况发生，Q的旧值将有可能获胜，使Q不能够寄存住正确的Data值；当然如果feedback上的电压已经达到了足够大的程度也有可能在竞争中取胜，使得Q能够正确输出。       如果inv0、inv1和inv2的延时较大（Data的变化影响feedback和Q的时间越长），那么为了保证正确性就需要更大的setup time。所以在实际测量setup time的时候，需要选取工艺中最慢的corner进行仿真测量。 2、、hold time的意义：为什么Data在Clock到达之后仍然要保持一段时间？       和setup time的情况不一样，因为Clock到达时刻并不等同于latch的传输门A完全关闭的时刻。所以如果Data没有在Clock到达之后保持足够长的时间，那么很有可能在传输门A完全关闭之前Data就已经变化了，并且引起了feedback的变化。如果这种变化足够大、时间足够长的话，很有可能将feedback从原本正确的低电压拉到较高电压的电压。甚至如果这种错误足够剧烈，导致了inv1和inv2组成的keeper发生了翻转，从而彻底改变了Q的正确值，就会导致输出不正确。当然，如果这种错误电压不是足够大到能够改变keeper的值，就不会影响到Q的正确输出。       如果inv0、inv1和inv2的延时较小（Data的变化影响feedback和Q的时间越短），那么为了保证正确性，就需要更大的hold time。所以在实际测量hold time的时候，需要选取工艺中最快的corner进行仿真测量。