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    2022-5-5 16:43
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    从Intel 4004聊到苹果M1:聊聊摩尔定律的续命
    译者的话:很多同学可能对半导体尖端制造工艺更感兴趣,毕竟 5nm、3nm 这些词听起来就格外的一颗赛艇。不过行业不是整天在说“摩尔定律停滞/放缓”吗?大体上说的就是晶体管器件微缩的速度变慢了,那么驱动整个电子科技行业的底层技术也就变慢了,做不到 12-18 个月单位面积的晶体管数量翻番。 几年前就看到有人提出 More than Moore 还有“超越摩尔”之类的市场营销词汇。包括现在有像 Synopsys 这样的 EDA 公司提出 SysMoore 从系统层面来延续摩尔定律。其实这些都离不开先进封装工艺的发展。 “封装”“封装”,应该是说把芯片给密封、包装起来把?放在纸盒子里?一般我们说,“封装”要达成的是对芯片的支撑和机械保护,以及把电信号从芯片上引出来。在封装技术上做文章,也就是现在我们常说的“先进封装”工艺,应该是当代半导体制造技术发展的一个主旋律。 所以我预计会翻译 4-5 篇这方面的技术文章,个人感觉都还相对通俗易懂,且比较有科普价值的。期望对各位半导体技术爱好者有帮助吧。本文是此系列文章的第一篇,我觉得可以作为先进封装技术的一个概览,从“形式”上让各位同学对“封装”有个基本的概念。后面的几篇会做进一步的深入。 原文标题: Semiconductor Packaging History and Primer ,作者:Doug O'Laughlin 个人转载的请随意,但起码标明原文地址和我这个译者吧(毕竟我翻译的文章都有浓重的个人风味...)... 正文开始: 为什么现在封装技术很重要? 封装(packaging)原本是半导体制造流程后面的一道工序。将小片的硅造出来,然后用某种方法把它连接到什么板子上。随着摩尔定律的发展,工程师们认为应当充分利用芯片的各个组成部分、工序,包括封装,让最终产品达到最佳状态。采用更优的封装方式,能够带来很多好处,比如说更厚的金属片提供了更好的导电性,还有像是 I/O 问题——也仍是半导体产品需要考虑的最重要的问题之一。 只不过以前,封装企业并不像传统的前道(front-end)制造工艺企业那样受重视。封装供应链常被称作“后道”(back-end),被视为成本中心,类似于银行的前厅和后勤办公室的关系。但现在前道生产工艺的器件缩放进度放缓,那么新的技术热点也就随之转移,封装也就受到了重视。本文将讨论各种封装工艺,让你了解包括 2.5D、3D 封装等在内的概念究竟是什么意思。 封装简史 下面这张图是封装技术一个简单的层级关系,来自于某个油管课程。建议有时间的同学 前往观看 。这个课程展示了封装技术从过去到现在的发展情况。 WLP 显然有挺多不同的封装技术的,不过我们只谈谈其中简单的一些——具有一定的代表性,然后再谈谈现在的一些技术。下面这张图作为高层级的一个总揽,也相当不错,虽然这张图有些过时了,但内容上没什么问题。 在封装技术发展初期,陶瓷、金属罐(metal cans)很常见;密封以达成最佳可靠性。这类方案绝大部分应用于航天、军用领域——这些领域的可靠性要求非常高。不过这样的要求对于日常民用设备而言就没有必要了,于是我们开始采用塑料封装以及 DIP(dual in-line packaging,双列直插式封装)。 DIP 封装(1964-1980s) DIP 最早是在 20 世纪 70 年代引入的。在表面贴装技术出现以前,DIP 在大约 10 年的时间里成为一项标准。DIP 采用塑料外壳,包围半导体器件;有两排伸出的 pin 脚——名为引线框(leadframes)——连接到 PCB 板,如下图所示。 内部的芯片 die 通过焊线(bonding wire)连接到两侧的引线框,引线框连接到 PCB 板 DIP 是于 1964 年由仙童半导体打造的。DIP 封装现在是具备了象征意义的,其设计方案在当时也比较好理解。Die 完全密封在树脂里面,达成较高的可靠性,且成本较低。早期不少颇具代表性的半导体器件都采用这种封装方式。Die 是通过引线连接到外部的引线框的,也就让这种封装方式称为“引线键合(wire-bonding)”,后文还将详细介绍。 下面这颗芯片是 Intel 8008,应该是最早的一批现代微处理器了。注意这颗芯片就采用了具代表性的 DIP 封装。类似于这种看起来像蜘蛛形态的半导体器件,那就表明是 DIP 封装了。 Intel 最早的微处理器,8008 家族 这样的金属片会焊到 PCB 板上,令其与其他电子器件和系统其余部分连接。下面这张图展示的,就是焊到 PCB 板上的样子。 PCB 本身通常由铜和非导电材料层积而成。PCB 能够从不同位置导通电信号,实现 PCB 板上的器件互联互通。PCB 板上不同电路器件之间会有很精细的线路连接,这些线路嵌入在主板上,扮演着导管的作用。上图的这个模块自然是封装过后的器件,不过其实从系统层级来看,PCB 板也可认为是最高层级的封装形式。 DIP 的传奇故事当然不止于此,不过接下来我们就来谈谈下一个时代的封装技术:表面贴装(Surface Mount Packaging)吧。 表面贴装(1980s-1990s) 表面贴装简称 SMT。顾名思义,表面贴装是直接贴装到 PCB 的表面上。这样一来 PCB 板能容纳更多组件,单基板实现了更低的成本。下面这张图就是典型的表面贴装应用。 这种封装方案有很多不同的变体。在半导体创新发展的全盛时期,这样的封装技术在较长时间里扮演着重要角色。这里需要注意的是,原本 DIP 上的两排引线框,换成了 4 边都有了引线。值得一提的是,封装技术的发展,在于占据越来越小的空间,同时增大连接带宽。每次技术演进,都是期望在这方面做文章。 这项工艺曾经是手工完成的,当然现在已经高度自动化了。除此之外,这项技术其实也给 PCB 带来了不少问题,比如说 popcorning。Popcorning 是指塑料封装内部存在的湿气,在焊接过程中被加热,则导致在快速加热、冷却的过程里,PCB 产生问题。此处值得一提的是,每次封装工艺进步,都意味着复杂度在增加、出错率也在增加。 BGA 封装(1990s-2000s) 随着半导体性能持续进化,封装技术的要求也越来越高。在此期间 QFN(quad-flat no-leads,方形扁平无引脚封装)和其他表面贴装技术其实也在持续发展,不过我想介绍一下随后的封装技术——这些封装设计也成为后续技术发展的开端。首先是 BGA 封装(Ball Grid Array packaging,球柵阵列封装)。 这些球或者说凸起,名为焊接凸点/焊球 这就是 BGA 球柵阵列的样子,可以直接把一片硅和 PCB 连起来,或者是连接到 PCB 板更下层的基板上,而不像之前的表面贴装技术那样只能局限在四边。 所以 BGA 封装本质上也属于封装技术发展的必然,即占据更小的空间、达成更多的连接点。BGA 封装是把一个封装模块直接连接到另一个模块(译者注:也就是 PCB)上,而不再是通过精细的连线。这样一来能够达成更高的密度、更好的 I/O 表现,与此同时也增加了复杂度——BGA 封装是否正常工作是需要仔细检查的。此前 BGA 封装需要从视觉上去观察和测试。现在我们已经看不到封装的样子了,需要藉由 X 光等更复杂的技术来进行检查。 像焊接凸点这样的方案,目前仍然是键合的一个主要技术,是模块之间互连最常见的类型。 现代封装(2000s-2010s) 接下来就该谈谈当代的封装技术了。其实前文谈到的不少方案今天依然在应用,只不过当代涌现出了更多的封装类型——其中的一些技术将来也会变得更普及。接下来我就谈谈这些技术。需要指出的是,其中的一些技术其实在很多年以前就已经发明出来了,但受限于成本,此前一直没有广泛应用。 倒装芯片(Flip Chip) 这应该是现在你们经常看到或者听到的一种常见的封装技术。很高兴我能在这儿给倒装芯片下个定义,因为我还从来没有在别的地方看到对这项技术满意的解释。芯片倒装是由 IBM 发明的,经常被简写成 C4。实际上芯片倒装并不是一种独立的封装形式,它描述的是某一种封装形态。它也需要搭配 die 上的焊接凸点。互连不是通过引线键合达成的,而且在封装的时候,芯片是翻转过来,面朝其他芯片;两者中间当然需要连接介质;所以被称作“倒装”芯片。 这句话可能还是很费解,所以我打算举个例子——来自维基百科,我觉得是比较好理解的。我们来谈谈这其中的步骤。 1.首先 IC 从晶圆上造出来; 2.芯片表面形成金属层的 pad;(译者注:原句为 Pads are metalized on the surface of the chip) 3.Pad 上沉积出焊接点; 4.把芯片从晶圆上切下来; 5.把芯片倒过来,如此一来这些焊接球就面向了电路; 6.焊接球再度融化; 7.然后再填充绝缘的胶粘剂 (译者注:个人感觉这个解释仍然不够完备,尤其是没有解释为什么要这么做,以及到底什么样的芯片用了倒装方案。实际上我们现在所见的很多基于尖端工艺的芯片,比如 Intel 酷睿处理器基本都是芯片倒装。另外,某些企业也将芯片倒装称作“先进封装工艺”...这部分将在未来翻译的文章里做更详细的解释...) 引线键合 注意倒装芯片和引线键合(wirebond)是不同的。还记得上面的 DIP 封装吗?那就是基于引线键合,die 藉由引线连接到另一片金属上,最终焊接到 PCB 板。引线键合已经不是某一种特定的技术方案了,而是一类技术的统称,可以衍生出各种不同形态的封装方案。我认为,这是描述倒装芯片最好的方法。引线键合相对于倒装芯片而言,是某种前置技术(译者注:原句为 Wirebond is a precursor to filp-chip to be clear;这句话可能也是着重在表达这两个词是不同层级的描述方式)。 这部分了解到这个程度也就可以了。实际上每种形式的封装方案都有不同的变体。顺带一提,KLIC(库力索法半导体)是这一领域的市场领导者,谈到旧封装技术,就应该想到这家公司。 先进封装(2010s 至今) 进入“先进封装”半导体时代还是相当漫长,我期望谈谈某些高层级的概念。这里面其实有多个层级的“封装”要谈。前面我们在谈的绝大部分封装,是专注在芯片到 PCB 的封装;而先进封装要从手机开始说。 从各个层面来看,手机都可以说是先进封装诞生的巨大前提。这其实也很合理,毕竟手机是以那么小的体积装下那么多的晶体管和硅相关技术,比笔记本和电脑密集多了。而且一切都需要被动散热,还必须尽可能地薄。每年苹果和三星都会发布性能更强、但外形更薄的手机,这也就驱动了封装技术的发展。我下面要谈的很多概念都是从智能手机封装开始的,并且最终将这样的技术在半导体行业的更多应用上普及开。 芯片级封装(Chip Scale Packaging,CSP) 芯片级封装描述的范围其实比较广,原本的意思是达到芯片尺寸的封装。其确切定义应该是描绘某一个封装模块,其尺寸不大于内部 die 尺寸的 1.2 倍,必须为单 die 且可连接。前面其实已经引入过 CSP 的概念了,就是在倒装芯片的部分。不过 CSP 还是藉由智能手机,将技术带到了新的高度。 本世纪 10 年代,CSP 几乎成为一种标准;上面这张图的一切封装尺寸,都大约是芯片 die 尺寸的 1.2 倍左右,极尽所能地节约占板面积。CSP 也有多种不同类型,包括倒装芯片、right substrate(?这是啥,欢迎评论补充)等其他技术。不过其实知道其中细节对你们应该也不会有多大帮助。 晶圆级封装(Wafer-level packaging,WLP) 这里其实还有一种更小的方案,属于“终极版”芯片级封装尺寸,或者可以叫晶圆级封装。基本上就是将封装直接放到 die 身上;在此,封装就是 die 本身。它比最高层级的 I/O 还要薄,显然也非常难于制造。先进封装解决方案当前仍在 CSP 级别,但未来将完全转向晶圆级。 这样的进化方向很有趣,封装某种程度上是被硅包含在内了。芯片即为封装,封装即为芯片。这样的方案比在芯片上焊个锡球就贵多了,那为什么还要用这样的方案呢?为什么我们还在追求高级封装呢?(译者注:个人感觉,这番解释还是有点问题) 先进封装:未来 这也是我之前一直在说的一个趋势。异构计算并不仅是架构专用化,还在于怎么将这些专用芯片放到一起。先进封装就是其中非常关键的技术。 我们来看看苹果 M1 芯片,典型的异构计算芯片,而且还配了统一内存架构。M1 出来的时候,我并没有感觉到多惊讶,它只是异构计算的典型代表。M1 的确表明了未来的方向,很多芯片设计也将很快追随苹果的方案。SoC(System on Chip)本身并不能说是异构,但采用定制化的封装方案,把内存放到 SoC 旁边就是异构了。(译者注:对这个说法深表不赞同) 这张图虽然是宣传图,但注意 PCB 上没有出现引线,应该是因为 2.5D 集成的关系(译者注:个人认为,这个说法应该也不对;苹果的这种统一内存充其量就是从基板走线的 2D 封装) 先进封装方案中比较具有代表性的另一个产品是英伟达 A100,注意 PCB 板上同样没有出现引线。 下面这段话来自英伟达的白皮书: A100 并没有像传统方案那样,在 GPU 芯片周围放上好几个独立的内存芯片(如 GDDR5 GPU 显卡设计),而是采用 HBM2 内存——这种内存本身在垂直方向就叠了多个内存 die。这些存储 die 通过一些很微小的“线”连接起来(基于 TSV 硅通孔和 microbump 微凸点)。1 个 8Gb HBM2 die 包含超过 5000 个 TSV 孔。然后再用一层有源(passive)硅中介(silicon interposer),把内存堆栈和 GPU die 连起来。HBM2 堆栈、GPU die、硅中介一起,装到一个 55mm x 55mm BGA 封装中。图 9 展示了 GP100 加上两个 HBM2 堆栈;图 10 则展示了 P100 的 GPU 和内存微观图片。 我们把这段话变成人话,首先要谈谈“高级封装”的两个类别:“2.5D 封装”和“3D 封装”。 2.5D 封装 2.5D 本质上属于倒装芯片的升级版本,不过不是将 die 堆在 PCB 板上,而是把多个 die 放在一层叫做“硅中介(silicon interposer)”的东西上面。下面这张图应当很好地解释了这个方案。 2.5D 就类似于开了个地下通道,通到邻居家里;实际上这个“通道”是藉由凸点(bump)或者 TSV 硅通孔深入到硅中介,然后通过硅中介把你和你的邻居连起来。这种方案在速度上当然不会比直接在芯片内部通信更快,但其输出表现取决于封装性能,两颗 die 之间的距离缩短、连接点增多。其价值还是比较大的。其中一个好处在于可以用“known good die”,或者说把更小片的 die 封装到一起,形成一个更大的封装。之所以这么做会比 1 整片 die 的方案要更优,是因为它让制造变得更容易了,毕竟只需要造小尺寸的 die。 这些小片的 die,常被称为 chiplet(译者注:国内有译作“芯粒”的),你们应该也常听到。如此一来,把较小功能模块的 chiplet 组合到一起,在一块硅基板上对这些 chiplet 进行连接,就构成了 2.5D 封装的芯片。 Chiplet 和 2.5D 封装可能还会应用较长的一段时间。它在各方面都有优势,比如质量、相比 3D 封装工艺更简单,而且成本也更低。另外,这种技术也具备了弹性,比如复用新的 chiplet,通过替换 chiplet 的方式把全新的芯片带到相同的封装之上。AMD Zen 3 就是一个例子,封装本身是类似的,chiplet 可做扩展。但还有个终极版本,3D 封装。 3D 封装 3D 封装乃是封装的超级形态(ultimate ending)。前面谈到的那些封装,其实都是把房子建在地上、一层楼高,然后通过地下室相连;而 3D 封装则是建高楼,按照功能需要做定制化。这就是 3D 封装,封装都建基于 die 本身。这是最快,且具备了能效比的方法;而且用这种方法能够打造规模更大、更复杂的结构,大幅“扩展”摩尔定律。未来或许要实现器件尺寸微缩会有很大的难度,但有了 3D 封装,就能延续摩尔定律。 其实整个半导体市场,已经有了 3D 堆叠的示范:存储器。3D 结构的存储就属于未来的写照。NAND 发展为 3D 结构的原因就是器件尺寸微缩难度变得很大。把存储介质想象成大型的 3D 高楼,每一层都通过电梯相连——也就是 TSV 硅通孔。 这就是未来的样子,甚至有可能把 CPU、GPU 相互叠起来,或者把存储堆栈放到 CPU 上面。这是最终的发展方向,而且我们很快应当就能达成这个目标。我们应该在未来 5 年内就会看到各种 3D 封装芯片的涌现。 2.5D/3D 封装解决方案一览 我不打算深入去谈 3D/2.5D 封装,还是展示一些已经在用的封装工艺会比较好。我想专注在 fab 厂的工艺上,这些也是驱动 3D/2.5D 集成往前发展的一些技术。 台积电 CoWoS 这应该是 2.5D 集成工艺的主力技术,赛灵思是采用该技术的先驱。 这项工艺主要是把所有的逻辑 die 放到一片硅中介上,然后再放到封装基板(package substrate)上。其上所有组成部分都通过 microbump(微凸点)或者焊球来连接。这是比较典型的 2.5D 结构。 (译者注:这里其实如果能够列举硅桥方案会更好。因为并非所有的 2.5D 封装都需要藉由硅中介来实现。不过未来高级封装技术的系列文章还是会仔细去谈这个部分的) 台积电 SoIC 这是台积电的 3D 封装平台,属于比较新的技术。 注意下图中的 bump 密度和键合间距(bonding pitch),SoIC 的这两个参数与倒装芯片/2.5D 封装相去甚远,基于密度和尺寸都属于前道工艺。 下面这张图则对其技术做了对比,SoIC 的确实现了芯片之间的堆叠,而不单是通过硅中介来实现 2.5D 集成。 三星 XCube 三星这些年也成为很重要的 foundry 厂, 这则视频 是其 XCube 技术的展示。 这则视频呈现的信息其实不多,不过要指出的是英伟达 A100 就是基于三星的这项工艺,这应该也是英伟达最近的一些芯片采用的技术方案。另外值得一提的是,三星可能是在 TSV 硅通孔技术上经验最多的企业,毕竟他们在 3D 存储平台上积累颇多。 Intel Foveros 最后要谈的是 Intel 的 Foveros 3D 封装 。未来我们应该还会看到更多这项技术的身影,尤其是 Intel 未来的 7nm(译者注:已更名为 Intel 4)及其 CPU 混合架构。Intel 也在 Architecture Day 上谈到了这会是他们未来发展的重点。 (译者注:这里之所以提到混合架构,也就是一般人所说的大小核设计,是因为 Intel 最早的大小核芯片 Lakefield 其实就用到了 3D 堆叠,具体可 参见这篇文章 ;不过目前混合架构的 Alder Lake 并没有采用这项封装技术) 比较有趣的是,其实三星、台积电、Intel 在 3D 工艺方面的差别并不是特别大。(译者注:对这一说法持严重怀疑态度) 先进封装的赢家 先进封装,在流程中实际上属于“中道(mid-end)”技术(译者注:mid-end 是相对于 frond-end 和 back-end 而言的,如下图所示)。技术本身是在发展中的。 以前,封装预算是被排除在 WFE(Wafer Fab Equipment)预算之外的;但从 2020 年开始,也开始把晶圆级封装包含在内。这本身就是风向变化的一个信号,以及中道工艺变得重要的原因。中道的另一个定义是 BOEL(Back End of Line)。要了解封装相关企业信息,可以 参见这篇文章 。
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    2022-3-19 15:18
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    焦虑的英特尔
    2022年3月15日, 英特尔在昨天晚上正式宣布了投资欧洲市场的计划,表示将会在未来10年投资800亿欧元, 其中首批将会投资330亿欧元,位于德法等地,英特尔还称将会在欧洲设立2nm以下制程的晶圆制造厂。 Intel在欧洲地区的投资规模不亚于美国本土的投资计划,而且涉及范围更多,美国本土主要是半导体制造及研发, 欧洲地区还有先进封装技术。 在首批330亿欧元的投资中,Intel重点会在德国投资170亿欧元,在该国马格德堡地 区建设2座半导体晶圆厂,将尝试生产2nm以下的芯片。 据我理解,应该是不得已而为之: 1.工厂不能设在亚太,考虑在亚太的中国台湾,韩国,中国大陆工厂云集, 害怕技术外流(虽然还不一定领先),估计 美国政府的地缘政治限制了其 在亚太的投资布局; 今年年初美光撤销了中国研发中心,可见非常的不放心。 2. 其二,大部分的IC设计客户事实上都在亚太地区,工艺的主要需求也是 美日韩中国台湾中国大陆,欧洲需要的产能是 十分有限的,所以其举措 完全看不懂,车规芯片也不需要那么高的制程要求,何苦花费330亿欧元 冤枉钱在德国法国,莫非 有什么地缘 政治的交易。 英特尔作为全球数据中心产品和桌面产品CPU的龙头大哥,而2021年以来,英特尔其他一系列事件反应了其战略焦虑。 一、炒掉财务背景的前CEO,提拔技术大牛回归掌舵。 2021年1月13日,英特尔宣布,现任CEO Bob Swan 将于今年2月15日离职,现任硅谷云服务商VMware CEO的Pat Gelsinger将接任Bob Swan的职位,担任英特尔第八任CEO。 英特尔现任CEO Bob Swan的任职时 间并不长,在2019年1月被正式任命,在此之前,Bob Swan是英特尔的首席财务官,在前任CEO Brian Krzanich 离职后,于2018年6月开始兼任临时CEO最后转正。 Bob Swan也是目前英特尔历届CEO中任职时间最短的一位 。 二、开放X86架构授权,收购高塔半导体和建立IFS联盟,并以此提升代工业务能力。 2021年2月16日消息,据美国IT网站The Register报道,英特尔将开放x86架构的软核和硬核授权,使客户 能够在英特尔制造的定制设计芯片中混合x86、Arm和RISC-V等不同的CPU IP核。 英特尔代工服务 (IFS) 也推 出了 IFS加速器(Accelerator)这一生态系统联盟。该联盟于2021年9月启动,包括EDA联盟、IP联盟和设计服 务联盟, 共有17家创始合作公司。 三、先进制程产品同台积电合作,缩短同AMD和英伟达差距。 2021年 8月19日 ,英特尔在架构日上宣布推出两款独立显卡英特尔锐炫和Ponte Vecchio,这两款显卡将交给台积电 代工, 采用台积电的N6(6纳米)和N5(5纳米)制程技术进行代工生产。 其中,英特尔锐炫基于Xe-HPC微架构、可扩 展到 发烧友级解决方案的全新游戏独立显卡SoC;Ponte Vecchio,基于 Xe-HPC微架构,面向高性能计算和人工智能工 作负载。 四.将部分存储器业务出售给SK HYNIX,聚焦处理器,显卡,FPGA业务。 2021年12月22日消息。我国市场监管总局反垄断局作出决定,批准了SK海力士收购英特尔闪存芯片业务一事。 SK海力士自去年获得美国、欧盟、韩国等地区的反垄断机构的批准后,终于在今年年底前获得了我国的同意和批复。 以上四个事件表面上关联不大,但是事实上存在非常紧密的联系,下面我主要从大多数从业者诟病的英特尔挤牙膏 到现在的战略焦虑变化。 2006年AMD的CPU 市场占有是25.3%,自此之后是一路下滑到个位数,完全丧失了对英特尔的威胁,英特尔开始了 旷日持久的“挤牙膏”。 1.主要技术和工艺的巨大优势 彼时,包括架构和工艺全面碾压对手,无论是AMD,台积电,ARM 在数据中心和桌面产品完全无法抗衡, 客观上导致 了英特尔的傲慢与偏见,其不需要花费太多研发资金投入和技术升级就可以完全打败对手,外部环境促使“温水 煮青蛙”。看看NOKIA的悲催故事,也可以参考和反思。 2.华尔街资本的贪婪会客观上束缚了英特尔的技术路线升级和创新。 领航集团股份有限公司和 资本研究与管理公司是英特尔的前两大股东,同时也是AMD前两大股东,当然无法清楚这个关系 如何去影响两大对手对决,但是在英特尔技术优势明显的情况下,资本在大多数时候是主张了投资回报率,而因此会从某种 程度上放缓对技术架构领先,制程工艺领先的投入,毕竟领先需要大量资本投入。尽管只是迭代式的升级,参照摩尔定律, 需要花费不扉的资本,看看台积电的支出就知道需要多少了,小则十亿美元,大则百亿美元。还不是克里斯坦森所主张的 颠覆式创新技术,已经让管理层承受了巨大的压力。 同时看看2005年之后的四任CEO背景: 2005年-2013 Paul Otellini 工商管理背景-MBA,财务和营销专家; 2013-2018 Brian Krzanich 工程师背景,主要是在制程工艺领域专家; 2018-2021 Robert Swan CFO转CEO 财务专家; 由此可见,英特尔在优势确立之后,长期采用了投资回报优先的策略,而因此会阻碍技术进步。 3. IDM模式的弊端也会影响到英特尔的发展道路。 IDM本身有好有坏,而且也是分阶段和环境来定义优劣的。 IDM 早期,英特尔本身在工艺和制程上远远领先台积电,AMD(GF),那时候还没三星什么事情, 英特尔的设计,自家工厂生产,完全可以形成一套龙解决方案的优势。 到2015年英特尔的22NM工艺还领先台积电的28NM。 2017年,台积电在ARM架构客户的推动下,比如苹果,比如高通,开始14NM量产。 英特尔吹水的10nm迟迟无法量产,事实上已经开始落后了。 而AMD的苏妈和其远房舅舅英伟达的黄仁勋开始在CPU制程,显卡制程上合围了英特尔。 所以在彼时,英特尔出于财务掣肘和傲慢自大,使得其制造业务模式拖垮了其产品开发和 升级的节奏,也为今天技术部分被AMD和英伟达超过埋下伏笔。 当然台积电的飞速成长和壮大也是超越了英特尔的预期,同时其对于AMD和英伟达类似的 客户的全力support也是对英特尔致命的。 2020年11月11日,苹果自研的M1芯片,成为压垮英特尔投资者的最后一个稻草。 2021年2月,选出了近20年来技术功底最强的CEO,将持续挤牙膏的英特尔拉回到技术领先 的道路上来; 而收购高塔和结成IFS联盟其实是需要将其代工业务优势变现,提升资金收入来源,并缓冲 工艺研发和升级所需巨大资本; 同台积电合作也反应了英特尔内部的无奈,也是务实之举,从侧面印证了英特尔放下了高傲 的姿态,同各界伙伴积极合作,毕竟显卡还是很重要的。 最后卖掉闪存业务,其一是聚焦到处理器业务,其二技术升级需要大把的钱。 CPU的 技术架构,英特尔虽然说落后AMD,但是领先已经非常困难; GPU,面对英伟达,英特尔毫无胜算; FPGA,AMD收购赛灵思之后,重重的补了一刀; ARM架构下英伟达开发了数据中心CPU,亚马逊也自研了CPU,Ampere,中国大陆的飞腾,鲲鹏, 都对未来的CPU业务造成了巨大的压力。 代工业务,台积电和三星在工艺上已经领先。 英特尔,不焦虑,肯定是不可能的。
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    2021-9-8 10:08
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    据台媒经济日报报道,台积电持续扩大在台投资,下一个重大投资案将南下高雄。继南科十八厂投资逾兆元打造五纳米及三纳米生产重镇后,台积电已选定中油高雄炼油厂五轻旧址,打造在台湾的另一生产重镇。 台积电供应链透露,台积电在获经济部、科技部及高雄市政府支持后,已针对中油炼油厂未来划拨土地展开细部设计,初步规划六个厂,主要作为七纳米制程生产据点,非先前外传落脚高雄桥头科技园区且锁定二纳米扩建腹地或三纳米扩建。 台积电近年以极罕见的扩张行动展开全球布局,相继宣布将赴美日设立晶圆厂,美国亚利桑那州厂已动土兴建,日本设厂案预料也会很快定案,德国则是下一个海外布局地点,但台积电在台湾扩建的规模更大。 据了解,台积电内部规划到2030年全年营收要挑战一千亿美元,换算将达新台币二点八兆到三兆元。以台积电去年营收总额455.1亿美元计算,等于十年间,台积电要挑战营收翻倍。 为达目标,台积电在台启动多项扩建计划,包括在新竹宝山、中科、高雄,估计要兴建近十八座新厂,加上美国亚利桑那州、大陆南京、日本熊本及德国德勒斯厂,合计高达廿多座厂,未来十年,台积电将以每年完成二到三个厂的速度前进。 台积电大手笔兴建新厂,主因新冠肺炎疫情触动全球同步加速数位转型,对各项半导体元件需求大爆发,加上5G移动设备、AI人工智能、自驾车、物联网等应用全数汇流,「不只先进制程,连成熟制程产能需求增速,都快到令人无法想像。」必须改变过去一年建一个厂的思维,以快速为客户备足产能的新营运模式,抢食这股庞大的数字转型商机。 过去台积电在台投资重心最南只到南科,未来决定南下高雄建厂,势必引起各界高度的关注。台积电大规模建新厂,也会带动新竹、台中、高雄等地都市快速发展,让地价、房价也会跟著上涨,并衍生产业聚落效应,加速扶植本土供应链。 对外传将在高雄设厂,台积电未做任何评论,一切以公司对外公告为主。台积电强调,以台湾作为主要基地,设厂地点选择有诸多考量因素,不排除任何可能性,维持过去扩厂步调,持续与管理局合作评估在新竹,台中及高雄等适合半导体建厂的用地。 高雄市多年来争取台积电投资,如今台积电终于选定中油炼油厂址打造七纳米生产重镇。此举也让台积电未来区域风险分散至桃园、新竹、台中、台南及高雄,有利提升台湾全球半导体地位,并加速台积电扶植本土供应链的脚步。 台积电加码投资台湾,也让台积电半导体族聚效应再扩大。台积电下个三年的庞大资本支出,是供应链最大的定心丸,代表未来给供应链的订单将源源不绝。台积电为维持毛利率,预料对本土供应链的依靠也会加深。 台积电未来以每年新建二到三厂的速度在台扩建,但半导体人才不足、营建工人短缺及房价推升等三大困境及冲击也会加深。此外,「护岛神山」的所在地也成为这几年当地房地产的活招牌。台积电进驻中科、南科后,都造成房价大涨,此次台积电南进高雄,造成当地房价上涨,也势必会是挡不住的浪潮。 四年多前、高雄前市长陈菊任内,就一直争取台积电南下高雄投资,但当时台积电考虑藉由南科扩大计划,优先让三纳米厂落脚南科。四年多来的国内外政治局势转变,台积电受制于地缘政治压力,宣布赴美国建厂,也决定将高雄列入设厂选项。 在投资效益、建厂时程及人力支援等因素下,台积电目标先在南科兴建十八厂,但一度因南科污染总量达上限而卡关,让台积电还曾打算改至美国设厂,震撼府院高层。后来科技部前部长陈良基说服行政院成立专案小组解决,加速南科扩建,才留住台积电扩厂计划。 至于选定中油高雄炼油厂,也历经政经时空转变。行政院今年四月将中油高雄炼油厂,列入打造南部半导体材料「S」廊带材料研发核心。中油也配合这项都市变更计划,预计投入近六十亿元,于2025年起陆续完成绿能所、材料国际学院及材料研发中心等,强化材料自主研发,培育产业所需人才。 中油高雄炼油厂总面积达238公顷,虽然高雄市都发局未公布后续183公顷发展计划,但消息人士透露,后续用地已决定划归台积电,在此打造继南科之后的另一生产重镇。 为了因应半导体产能不足的问题,台积近年来积极设厂,其在美国亚利桑那州的5nm工厂已经开始建厂,与此同时,台积电日本设厂正在尽职调查过程,也应德国政府邀请进行评估。此外,台积电也在加码台湾地区的投资。 此前花旗环球证券指出,从台积电的扩产进度来看,该晶圆代工厂今年的资本输出是300亿美元,2022-2023年再分别投入350亿美元,未来三到五年的资本密集度上看35%,这代表2024-2025年,台积电资本支出仍可能维持350亿美元的高水准。因此花旗预期2020-2024年四年间,台积电的总营收将从455亿美元成长到867亿美元。 微信公众号:微电子制造
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    2021-6-8 18:54
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    把CPU三级缓存堆到192MB,AMD与台积电的合谋
    专栏又很久很久没更文章了,这周趁着不需要给 EE Times China 供稿的空档,这篇文章就更在我个人的面包板和知乎专栏上吧;捕捉的其实是上个礼拜的热点了。水平有限,纯做半导体技术爱好者之间的内容共享。 在 HotChips 2019 之上, Lisa Su 曾经呈现过下面这张图(这张图是大神官同学友情找到的…),是在过去 10 年间,造成处理器性能提升的主要因素。其中包括编译器改进、微架构迭代、更大的 die size 等,而处理器性能提升的最重要因素,占到 40% 比重的乃是制造工艺技术的改进。 虽然我知道制造工艺改进对于芯片性能与效率提升很重要(摩尔定律嘛),但没想到会这么重要。不过我也提过,AMD 如今在桌面 CPU 市场的风生水起,最重要的恐怕还是台积电的助力;而其 CPU 微架构在 Intel 面前大概也没有什么独特的优势。 比如说 AMD 锐龙处理器在桌面 CPU 市场率先应用了 chiplet 方案,把原本的大 die 切成一个个小 die,采用 chiplet 的方案“串联”起来,所以我们看到 AMD 锐龙处理器也比同价位的 Intel 酷睿处理器更能堆核心,在多线程性能上有相当的领先优势。 前不久的 Computex 2021 大会上,AMD 又抛出了几枚足以对 Intel 造成威慑力的炸弹,其中有一个与制造工艺又有很大的关系,即处理器上的 3D V-Cache,让处理器的 L3 cache 能比较容易地堆到 192MB 大小,并且演示借此在游戏上获得 15% 的性能提升。 这项技术本质上是 2.5D/3D 封装技术,借此机会也恰好聊聊台积电的 3DFabric 技术,或者说真正用人话来谈谈台积电的 2.5D 和 3D 封装技术,未来有机会的话可以着重介绍介绍 Intel 的封装技术。 毕竟 3D 封装技术不是被人称作 More than Moore's Law 之类的么,也是此前很多媒体喊了很久的让摩尔定律在芯片制造业延续的重要解决方案。(叠在一起,是不是也算单位面积内的晶体管数量翻番之类的...不过感觉叠层越往后越是几何级数增长...呃...多虑了。 当三级缓存叠在 CPU 上方 我们知道 AMD 最新的 Zen 架构处理器普遍在用多 chiplet(或者说多 die)的方案,每个 chiplet 上都有几个 CPU 核心——多加几枚 chiplet,也就自然多出不少处理器核心。这么做的好处在于更小的 die size,能获得更高的芯片制造良率和成本效益。这些 chiplet 之间还需要藉由一枚 IO die(cIOD)来做通讯、互联,就像下图这样: 这里的 CPU die(或者Compute Dies)可以按照需要做删减,做成不同规格的处理器卖出去。不过 AMD Zen 架构处理器的这种 chiplet 封装方案并不稀罕,虽然它的确是 AMD 在这两代产品中克敌制胜的法宝,但它充其量也就是个 2D 封装方案。如果用 Intel 的总结,那么这种方案更偏于直接在 package substrate 基板上走线,完成多 chiplet 之间的互联,便宜而密度低。 当然这不是本文要讨论的重点。Computex 大会上,Lisa Su 拿出了一颗全新的锐龙 9 5900X 处理器原型产品,如下图所示。其中有一片 die 看起来是略有“异样”的: 左上角的那片 die(被称作 CCD,core complex die)之上堆叠了额外的 64MB SRAM 三级缓存——注意,是叠在原本的 CCD 上面的,尺寸为 6 x 6mm,这种垂直堆叠的 cache 被 AMD 称作 3D V-Cache。这颗芯片应该只是作为演示之用的,以表明左右两颗 CCD 看起来有显著不同。 据说未来的成品,每一片 CCD 都可以叠 96MB SRAM(以前只能做到 32MB),那么对于一颗 12 或 16 核心的锐龙 5000 处理器而言,就能比较轻松地堆出 192MB 的 L3 cache(想当年,Windows XP 的推荐安装内存大小才 128MB,如今消费级处理器 cache 都这么大了…)。这就属于比较地道的 3D 封装技术了。 关键是上方的 SRAM 和下方的 CCD,采用 hybrid bonding + TSV(Through Silicon Via,硅通孔)连接——TSV 负责传递电力和数据。 (2021.6.9 增加:经过同学的提醒,台积电这个工艺的亮点就在于 hybrid bonding,各位可以去看一看他针对 3D V-Cache 的回答;以下在部分表述上做了调整...) 上方那片 cache die 与下方的 CCD 在尺寸上还是不同的,所以就需要额外的结构硅来达成上下层的同等应力。 AMD 宣称如此一来,这种 L3 cache 的总带宽能够超过 2TB/s,虽然考虑到更大容量的访问延迟也会增加。Cache 本身容量和带宽增加实则都有助于整体性能的提升。 AMD 在主题演讲中演示的是用这种采用了 3D V-Cache 的处理器与传统方案做比较,对比的是 12 核的锐龙 9 5900X 处理器,一颗是一般的 64MB L3 cache,另一颗就是 192MB L3 cache;处理器主频都固定在 4GHz,配的 GPU 未知。 对比的游戏包括了 DOTA 2、战争机器 5、英雄联盟、堡垒之夜等,均设定在 1080p 分辨率下,不同的游戏有着平均 15% 的帧率提升。果然是印证了前年 Lisa Su 所说的,工艺技术的变化对于推升处理器性能起到了主要作用。 而且这种采用 3D V-Cache 技术的锐龙处理器预计会从今年年末开始量产,定位于高端型号。看来 3D 封装技术的 CPU 来到我们消费者身边还挺快。 2.5D 与 3D 封装之间 不知道这项技术会带来哪些副作用,比如说延迟,比如说堆叠散热问题(不仅是下层 CCD 更不易散热,也包括增加的厚度带来对散热方案的影响),比如说功耗(无论是 cache 需要经由下层通往主存,还是更高的带宽本身带来更高的功耗问题),以及更大的 cache 是否对游戏之外的其他使用场景带来质的变化。 据说堆叠的这部分 SRAM,在密度上高于 AMD 锐龙处理器原本的 L3 cache,原因是采用了台积电优化过的 7nm SRAM 库。而且台积电原本的技术还可以堆更多层 die。 Lisa Su 还提到 3D V-Cache 的这种封装技术,相比于传统的 2D 封装在互联密度上提升 200 倍;相比 micro-bump 技术也有 15 倍的密度领先——此前 解读 Intel Lakefield 处理器的文章 ,谈到过 Intel 的 Foveros 3D 封装技术,这种技术所用的就是 micro-bump 做互联的(当然下文也会提到台积电的 3DFabric 后端封装方案也用 micro-bump);并且比 micro-bump 有 3 倍以上的互联效率领先。Lisa Su 说这是行业内最先进和最具弹性的 active-on-active 芯片堆叠技术。 3D V-Cache 在封装上的实质,应该就是台积电的某种前端 3D 封装技术,如 CoW(chip-on-Wafer)。这两年有关 2.5D 和 3D 封装的话题也算是相当活跃。那么所谓的 2D、2.5D、3D 封装,尤其后两者究竟有什么区别呢? 很多日常关注半导体新闻的同学,对于台积电 CoWoS、InFO,Intel 的 EMIB、Foveros 这些晶圆级(wafer-level,相对于 package 级和系统级而言)封装技术应当都有所耳闻。它们时而 2.5D,时而 3D,好像非常神秘的样子。 举一些比较现成的例子,2016 年英伟达面向数据中心或 HPC 市场的 Pascal 架构 P100 GPU,在 GPU 四周就封装了 4 片 HBM 存储芯片——这是采用 CoWoS 封装的一个典型例子,现在英伟达的数据中心 GPU 也差不多是这样。从上面这张图就不难发现,这类封装的不同芯片仍然处在同一平面内。 不过 CoWoS 封装和前文提到的 AMD Zen 的 chiplet 方案还是不同的,多芯片(或者多个chiplet)下面有个 interposer (硅中介层)做互联支持,而不是暴力地直接从 substrate 走线的(下图第一个方案),形如下面这张图中的第二个方案(顺带一提,下图的第三个方案就是 Intel 的 EMIB): 类似有 interposer 硅中介层这类封装方案,一般称其为 2.5D 封装(也有称其为 3D 封装的)。这类方案中颇具知名度的芯片,除了英伟达 GPU 以外,还有赛灵思比较早就在用的 Virtex FPGA,去年富士所推的 HPC 芯片 A64FX(富岳超算)也在其中。当然 CoWoS 并不是台积电唯一的 2.5D/3D 封装技术。 至于真正的 3D 封装,那就是类似于 AMD 的 3D V-Cache(以及 Intel 的 Lakefield)这种 chiplet 可以垂直堆叠的方案了——虽然这么说也不尽然,但大致上就是这么回事。 台积电的 3DFabric 为了对晶圆级的 2.5D/3D 封装技术做品牌上的归一化,去年台积电发布了一个新的品牌名: 3DFabric。3DFabric 分成两大块,分别是前端芯片堆叠技术,如 CoW(Chip on Wafer,AMD 这次发布的 3D V-Cache 应当就属于 CoW);还有后端封装技术,包括 InFO、CoWoS。 前端的“芯片堆叠(Chip Stacking)”就属于名副其实的 3D 方案,毕竟 die 都叠起来了——CoW 和 WoW 这两者也被统称为 SoIC(System on Integrated Chips)。SoIC 的本质是设计把芯片“粘”在一起的介面(interface),就像前文提到 AMD 把 SRAM“粘”在处理器核心 die 上面。当然这个过程还是相当复杂的。 台积电此前宣传中提到芯片之间面对面的 SoIC bonding 相比于用 micro-bump 连接(Intel 的 EMIB 和 Foveros 都是 micro-bump 连接),至多减少了 35% 的热阻。台积电宣传中也提到了高出很多的互联密度(台积电宣传中提到 bonding 间距可以达到了 0.9μm,对芯片的 BOEL 互联做扩展;不过实际 N7/N6 工艺下的 SoIC bonding 间距大约在 9μm 左右,N5 则可下探到 5μm)——似乎比 Intel 的 micro-bump 间距要小(Lisa Su 宣传相比 micro-bump 方案有 15 倍的密度领先,不知具体对比的是谁),随晶体管工艺节点迭代,bonding 间距也会随之发生变化;与此同时有更高的效率(pJ/bit 更低)。 内容选读添加: SoIC 是 hybrid bonding 封装的一个重要实施方案,相比 micro-bump,也是实现更小的 bonding 间距,以及芯片之间数十倍通讯性能和效率的关键。 铜 hybrid bonding 技术比较早见于索尼 CIS 图像传感器的应用(逻辑电路层与像素层的 bonding),Xepri 比较知名的 DBI 也是。针对更复杂的先进芯片封装,台积电是 hybrid bonding 封装技术的主要推进者。 上面这张图是 Xperi 的 die-to-wafer 的 hybrid bonding 流程示意图,整个过程在 fab 进行,帮助各位理解吧... Semiconductor Engineering 的这篇文章对 Xperi 的 die-to-wafer hybrid bonding 做了大致的解释,有兴趣的同学可以去看看。 不过应用 SoIC 技术的不同芯片需要从头做配合设计,所以其弹性就没那么高;不像其他 micro-bump 的方案,不同的芯片可以是来自完全不同的制造商,连 interposer 本身都可以。 而后端的封装,实则主要就属于我们常说的 2.5D 封装,如前文提到的把两片 die 放到同一个封装内,die 可以并列放在一个平面上,然后用各种方案做连接,比如说硅中介 interposer——也就是一大片硅片位于所有 die 之下,如英伟达的 GPU+HBM。硅中介本身可以是被动的(即只用于 die-to-die 连接,而没有主动电路),也可以是主动的(active)。 CoWoS 如前面图中提到的,还可以进一步细分,这里探讨的主要是 CoWoS-S;而 CoWoS-L 与 Intel EMIB 类似的,互联依靠的是 LSI(local silicon interconnets)和 RDL(redistribution layer),die 与 die 之间的连接是“本地化”的连接,用的是硅 bridge 和 RDL,应该能够实现更高的成本效益(就像前文中 Intel 的 PPT 提到的)。 除了这种 side-by-side 式把多 die 放在硅中介上的方案,在后端封装上也可以用 die-on-die 垂直堆叠的方式,但和前端的 SoIC 实施方案有区别。台积电后端封装的垂直堆叠也采用 micro-bump(而前文谈到了,SoIC 是 die 之间金属层的对齐和 bonding),如此一来就能实现更具弹性的芯片搭配,在密度和效率方面自然是不及 SoIC 的。 值得一提的是,台积电的前后端技术是可以混合使用的,即前端做芯片堆叠和后端再做封装。CoWoS 的全称是 Chip-On-Wafer-on-Substrate,这个词组的前面半截就是前端的 CoW。Wikichip 在对 CoWoS 的介绍中,就将其与 CoW 放在了一起,提到一方面做 side-by-side 的多 die 封装,另一方面通过 CoW 把芯片再 3D 堆叠起来,就像下面这样: 来源:Wikichip 另外,CoWoS 本身的进化还体现在 interposer 硅中介层能做多大的面积——这一层做得越大,则能够容纳的 chip 数量自然也就越多。在此前 探讨 GPU 的 die 尺寸过大的一篇回答 里,提到光刻机所能做出最大的 die size 是有个极限的,这个极限叫做 reticle limit(或 reticle size)。CoWoS 技术本身就在不停突破 reticle limit,台积电此前就已经实现了所谓的 multi-reticle 尺寸的硅中介技术,也就是让硅中介层 interposer 面积更大。 去年台积电就宣布 interposer 层(CoWoS-S)的尺寸 2023 年可以达到 4x reticle size,突破 3000mm²,主要是对叠加更多的 HBM 存储资源有意义。 除了 CoWoS 之外,前面那张台积电 3DFabric 的图,后端的封装技术还有个 InFO(Intergrated Fan Out)——也应该是比较知名的封装技术了,在 SoC 的标准 floorplan 之外 fan out(好像被译作扇出)出额外的连接。通常在一颗芯片的逻辑电路部分之外,容纳了更多需要的 pin-out 连接。 InFO 的存在也有些年头了,这同样是一种晶圆级的封装解决方案。这类方案采用 RDL 和 TIV(through-InFO vias,貌似是指贯穿封装的 via 通孔)实现连接。 比较知名的应该是 iPhone 6s 的 A10 芯片,就用上了 InFO_POP 封装——替代传统封装级的 POP。不过不知道具体是怎么做的,TechInsights 有做一份 A10 芯片拆解的报告就提到了这一点,但报告是收费的,有兴趣的同学可以花几千美金去购买…… 来源:Wikichip 看 Wikichip 的介绍,InFO_POP 受限于存储带宽,后续台积电有更新一个 3D-MUST-in-MUST(Multi-Stack)封装技术,把多个垂直堆叠的存储芯片通过高密度 RDL 和小间距的 TIV,以 InFO 的方式做多个存储芯片的垂直堆叠,形如上面这张图。大概苹果 A10 也有类似的结构吧。 前两年台积电对 InFO 封装似乎有更多的划分,比如说 InFO_POP 是为移动 AP(应用处理器)准备的;另外 InFO_AiP(Antenna-in-package),面向的是 RF 前端模块应用,InFO_MUST(Muti-stack)则针对基带 modem;还有什么 InFO_oS(on substrate)、InFO_MS(memory on substrate)、InFO_UHD(ultra-high-density)等各种应用。 看去年台积电更新的图,InFO 大方向就分成了两块即 InFO-R 和 InFO-L,不知道是把上面这些应用整合成了大方向的两个,还是去掉了一些方案——可能在具体的封装策略上,InFO 和 CoWoS 的分工也有了一些调整。 这里 InFO-R(InFO_oS)是在 die 和 micro-bump 之间增加 RDL 层,将多个 die 放到一个封装内;InFO-L 则是用 LSI 连接多个 die,和 CoWoS-L 类似。 各种封装方案有对应的应用领域,之前台积电把 CoWoS 定位于 AI、networking、HPC,而 InFO 定位于 networking 和移动应用,现在看来可能是有变化的。 具体的介绍差不多就是这些了。这篇文章的后两部分,属于针对 AMD 3D V-Cache 的延伸,算是开阔下我们这些技术爱好者的视野吧。这些此前只放在嘴上谈的东西,不知不觉间就已经应用到消费电子产品上了;比如年底就要量产的 192MB L3 cache,当然不同 SKU 也不一定是 192MB 就是了。虽然可能光堆个 L3 cache 也没什么大不了,不过感觉 Intel 腹背受敌的现状,还真是相当严峻啊。 参考来源: TSMC Dishes on 5nm and 3nm Process Nodes, Introduces 3DFabric Tech - Tom's Hardware, https://www.tomshardware.com/news/tsmc-5nm-4nm-3nm-process-node-introduces-3dfabric-technology AMD Demonstrates Stacked 3D V-Cache Technology: 192 MB at 2 TB/sec - AnandTech, https://www.anandtech.com/show/16725/amd-demonstrates-stacked-vcache-technology-2-tbsec-for-15-gaming Chip-on-Wafer-on-Substrate (CoWoS) - TSMC - Wikichip, https://en.wikichip.org/wiki/tsmc/cowos Introducing TSMC 3DFabric: TSMC’s Family of 3D Silicon Stacking, Advanced Packaging Technologies and Services - TSMC, https://www.tsmc.com/english/news-events/blog-article-20200803 3DFabric: The Home for TSMC's 2.5D and 3D Stacking Roadmap - AnandTech, https://www.anandtech.com/show/16051/3dfabric-the-home-for-tsmc-2-5d-and-3d-stacking-roadmap TSMC Announces 2x Reticle CoWoS For Next-Gen 5nm HPC Applications - Wikichip Fuse, https://fuse.wikichip.org/news/3377/tsmc-announces-2x-reticle-cowos-fornext-gen-5nm-hpc-applications/ TSMC Talks 7nm, 5nm, Yield, And Next-Gen 5G And HPC Packaging - WikiChip Fuse, https://fuse.wikichip.org/news/2567/tsmc-talks-7nm-5nm-yield-and-next-gen-5g-and-hpc-packaging/2/
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    2021-1-19 10:19
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    配图来自Canva可画 目前来看,台积电全球晶圆代工霸主的地位似乎已经不可动摇。 十三年前,张仲谋在金融危机中复出,在28nm关键制程节点上,为台积电打好了崛起的基础。2015年,台积电16nm制程工艺量产成功,并且在与三星14nm的对决战胜对方,之后的5年中台积电一路高歌猛进,与竞争者们拉开的差距越来越大。2020年在5nm竞赛中再次战胜三星,算是彻底奠定了台积电在先进制程晶圆代工领域不可战胜的市场地位。 而赢得了这些惊心动魄的技术竞赛,当然也给台积电带来了丰厚的收益回报。近日,台积电发布截至12月30日的2020年第四季度财报,从财报表现来看,收入、利润的稳健增长,证明台积电的先进制程工艺,赢得了更为广泛的市场认可。 好像也可以表明,台积电又一次进入了由先进制程领先带来的技术、资本双向良性循环。然而,事实真的像表面看起来这样美妙吗? 收获十年来的最佳季报 综合业绩表现来看,台积电在新一季度收获了十年来的最佳季报。以美元计,台积电在2020年Q4的营收达到了126.8亿美元,同比增长22%。净利润达50.08亿美元,同比增长31.7%。营收、利润额纷纷创造了新纪录。 更令投资者感到惊喜的是,其第四季度利润率表现异常亮眼。毛利率达到了54%,净利率更是达到了惊人的39.5%,同样创造了新的历史纪录。同时,如果对比其他科技巨头的话,这个净利率水平,甚至远高于苹果的21%,吸金能力堪称恐怖。 台积电之所以能够在第四季度取得如此出色的业绩,关键在于其16纳米及以下的先进制程工艺贡献了62%的收入。毕竟对台积电而言,相比成熟制程工艺,先进制程工艺的定价更高,利润空间也更大。 其中5nm的贡献尤为突出,收入占比从第三季度的8%,直接飙升至第四季度的20%。现在台积电在5nm工艺节点上,其实并没有真正意义上的对手。全球范围内,目前掌握5nm制程工艺量产能力的除了台积电,就只有三星一家。而三星的量产规模只能达到台积电的1/5,产品的性能表现和成本价格也不占优势。因而可以肯定的是,台积电5nm在未来很长一段时间内仍可以在晶圆代工市场中大显神威。 从这个角度来看,追求在先进制程领先的基础上建立自己的核心优势,台积电的这一逻辑并无不妥之处。但是,当先进制程工艺已经非常接近物理极限时,台积电继续坚持进一步加大对先进制程的研发生产投入,其实已经变成了一种冒险行为。 持续加码先进制程已成冒险 当前,芯片由先进制程带来的性能、功耗回报正在显著降低。近几个月,搭载5nm制程工艺SOC的智能手机陆续上市。从这些手机的实际表现来看,无论是台积电的5nm FinFET工艺,抑或三星的5nm LPE工艺,性能、功耗提升都未能满足市场预期。 台积电方面,快步推进的5nm,实际性能提升有些拉胯。以苹果A系列处理器为例,同样基于台积电7nm制程,A13处理器相比A12处理器CPU性能提升20%、GPU性能提升20%;而基于台积电5nm制程的A14相比A13,CPU 性能方面提升大约在16.7%左右,GPU性能提升则大约在8.3%左右。也就是说,在苹果A系列处理器上,5nm制程进步带来的进步,很可能还比不上苹果自己对处理器架构的优化升级。 虽然有一些媒体人士猜测,这是由于5nm初期良品率不高,苹果A14屏蔽了一些核心。但同样采用台积电5nm工艺的麒麟9000,其功耗控制较之官方数据也存在较大差异。 三星方面,功耗翻车的问题比较突出。根据知名数码博主极客湾Geekerwan对小米手机的实测,采用三星5nm LPE工艺的骁龙888处理器和上代产品骁龙865处理器对比,单核功耗和多核功耗明显增加,能效表现上大幅下降。并且同样采用5nm LPE工艺的Exynos 1080芯片,在能效表现上同样拉胯。 5nm先进制程工艺的实际表现普遍称不上令人满意,对于当前阶段使用5nm工艺的产品而言,其营销价值或许要远远超过先进制程本身的实用价值。 更加令人感到不安的是,在当前台积电5nm制程工艺的实用价值都很成问题的情况下,台积电还在持续加大对下一代制程节点3nm工艺的研发投入。在近日的财报会议上,台积电管理层宣布2021年计划将年度资本开支从2020年的170亿美元大幅提升到250亿至280亿美元,增幅将达到45%至63%,其中约80%将用于3nm工艺研发,这意味着,台积电今年将会有超过150亿美元的资本支出投向3nm工艺。 而根据台积电此前公布的计划,他们的3nm工艺,计划在今年风险试产,2022年大规模量产。也就是说,按照台积电的规划,明年在市场上我们就可以看到一些搭载台积电3nm工艺的产品。 这依然符合台积电近几年来的先进制程升级换代节奏,然而从产品的实际表现来看,高昂的代价并没能完美实现预期中的效果。换而言之,台积电现在很可能已经触碰到了资本投入和技术实现之间的一个瓶颈,忽视这一瓶颈而又急切想要实现3nm先进制程工艺的台积电,其实已经陷入了一场极限技术冒险。 极限技术冒险,是福还是祸? 之所以说台积电当前所面临的技术冒险,有着很高的风险性,除了先进制程工艺回报已经明显降低外,还受到许多其他风险因素的影响,其中比较明显的有三点。 第一,成本还会进一步提高。这从台积电资本开支将在今年可能猛增45%至63%就能感受到。在设备成本方面,7nm以下的工艺离不开EUV光刻机,3nm工艺全线都要用上EUV光刻工艺,而且层数从5nm工艺的14层提升到20层,每增加一层都是巨大的成本。另外,台积电此前披露其3nm工艺仍将继续使用成熟的鳍式场效应(FinFET)晶体管,但一些必要的技术升级仍不可避免的会使得成本进一步提升。 第二,生产耗能更高。耗电量大似乎应该归入成本提升的范畴,但台积电的用电问题并不单纯只是电费提升那么简单。早在2015年的时候,张忠谋就指出,困扰台积电发展的唯一要素就是缺电、停电。到2019年,台积电的耗电量猛增到143.3亿度,过去五年中国台湾增长的用电量,有三分之一都被台积电占用。台积电建设5nm、3nm的产线还会用到越来越多的EUV光刻机,而EUV的能源转换率只有0.02%左右,所以中国台湾的电力供给负担不起台积电的进一步发展,已经成了很现实的问题。 第三,技术难度升级。7nm以下先进制程工艺频繁的量子效应及类似的微尺度问题,其实很难被真正克服,台积电和三星虽然通过一些有效的技术手段缓解了这些问题。不过从两者的5nm工艺产品良率和具体的性能、功耗提升表现来看,负面影响依然存在,后续能优化到何种程度也存在疑问。 台积电肯定已经做好了应对这些风险的相关预案,但不可否认的是,如果透过台积电亮眼的业绩表现,真正对其面对的这些风险有所认识。那么就很难不去担心,台积电接下来的发展路径,真的会像大多数人想象的那样顺利吗? 文/刘旷公众号,ID:liukuang110
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