标签: if语句

3.空格、换行、常量替换、{}保护、还有效率。 if((long_state_var==1)||(long_state_var==2)||((ch0x2F)(ch0x3A)))     do_something();   看到这种代码，他就感觉 浑身难受、头晕恶心 ….. 狂吼一声，这段代码立马会给改成这样。 if ((long_state_var==1)||(long_state_var==2) \       ||((ch0x2F)(ch0x3A))) {     do_something(); } 长字符行要换行，模块要添加{} 保护，这是做人的底线。   再瞄一眼，会发现没有空格也很让人难过。 赶紧快速编辑了而下，舒了口气。 if ( (long_state_var == 1)         \   || (long_state_var == 2)         \   || ((ch0x2F) (ch0x3A)) ) {    do_something(); } 加上空格的美化，更有层次感。     当他开始维护这段代码，搞清楚逻辑后， 无意义的常量就会被处理成这样的， 长变量名也会被适当缩短。 而0x2F、0x3A这种坑爹的的常量， 则会被他心里狠狠地鄙视: “丫丫的，原创者这是在炫智商、秀优越吗？”。 #define MODE_NAME_1    (1)   /* 简单描述模式 1 */ #define MODE_NAME_2    (2)   /* 简单描述模式 2 */ if ( (stat == MODE_NAME_1)   \   || (stat == MODE_NAME_2))  \   || ((ch='0') (ch='9')) )  /* 数字字符 */ {     do_something(ch); } 常量用宏替代，这样的代码意图会比较清晰。   后来他感觉，还是有些不妥。干脆又改了下，最后变成这样。 #include …… if ( (stat == MODE_NAME_1)   \   || (stat == MODE_NAME_2))  \   || (is_digit(ch)) ) {     do_something(ch); } is_digit 的加入，使得代码与注释浑然天成。     后来他在优化过程中发现，ch的值在99%的情况下都满足'0'~'9'，  这个时候，这段代码又会被优化成这样的。 if (is_digit(ch)) {     do_something(ch); } else if ((stat == MODE_NAME_1)  \ || (stat == MODE_NAME_2)) {     do_something(ch); } else {    /* 已考虑无误 */ } 为了效率，可以牺牲一点代码可阅读性。  

Verilog-FPGA 硬件电路设计之一 ——if 语句优先级 综合软件： Quartus II  一、有优先级的 if 语句 if..else if.. else if … … else.. 语句中是有优先级的，第一个 if 具有最高优先级，最后一个 else 优先级最低。 Quartus 综合出的 RTL 图认为，最高优先级的电路靠近电路的输出，输入到输出的延时较短；最低优先级的电路远离输出端，输入到输出的延时较长。 module single_if_late(A, C, CTRL_is_late, Z);     input A;     input C;     input CTRL_is_late;     output Z;  reg Z; always @(C or A or CTRL_is_late)  // late arriving signal in if condition if (C == 1'b1 CTRL_is_late == 1'b0)      Z = A ; else if (C == 1'b1)     Z = A ; else if (C == 1'b0)     Z = A ; else if (C == 1'b1)     Z = A ; else if (C == 1'b0)     Z = A ; else                    Z = A ; endmodule  RTL 图：   二、无优先级 if 语句 几个无优先级的 if 语句在组合逻辑电路中，采用阻塞赋值和非阻塞赋值效果一样。但是无优先级 if 语句设计组合逻辑电路，并非就是没有优先级，而是优先级按照阻塞赋值的先后顺序（因为硬件电路对同一个信号做不同的处理总会有先后顺序），一个 always 块中的最后一个 if 语句具有最高优先级。（所有 if 语句中必须操作同个一个 reg 信号） always @(C or A or CTRL_is_late)   // late arriving signal in if condition begin   Z = A ;   if (C == 1'b1 CTRL_is_late == 1'b0)   Z = A ;   if (C == 1'b1)              Z = A ;   if (C == 1'b0)         Z = A ;   if (C == 1'b1)        Z = A ;   if (C == 1'b0)           Z = A ; end 注：  always 块中 赋值的信号，必须定义为  reg 型，但是并不等同于硬件电路产生一个寄存器。纯组合逻辑电路中，的 reg 信号，等同于 wire 连线。   三、无优先级的 if 语句，如何让条件全部覆盖呢？ 1 、可以像上述程序，直接在所有的 if 语句之前加上一个最低优先级的值，也可以是复位值。 2 、可以放在第一个 if 后面的 else 里面。 3 、要注意被阻塞的情况。 下面就是个阻塞的例子： always @(C or A or CTRL_is_late)   // late arriving signal in if condition begin   //Z = A ;        // 可以放在此位置   if (C == 1'b1 CTRL_is_late == 1'b0)    Z = A ;   //else    Z = A ;   // 可以放在此位置   if (C == 1'b1)    Z = A ; if (C == 1'b0)    Z = A ; if (C == 1'b1)       Z = A ; else                 Z = A ;  // 放在此处，上面的 if 被阻塞 if (C == 1'b0)      Z = A ; end 生成的 RTL 图如下： Z = A ; 可以放在第一个 if 的 else 中 ( 因为之前无赋值语句，所以不会被阻塞 ) ，但不能放在其他的 if 后面。那么放在何处会产生阻塞的情况？ 1 、假如放在第 4 个 if 后面的 else  里面，那么前面 3 个 if 就被阻塞了，因为第 4 个的 else 中已经包含了前三个 if 语句的条件，要时刻记住 always 块中的阻塞赋值生成的组合逻辑电路是按照顺利执行的。 既然是按照顺序，那第 4 个 if 的 else 里面已经包含了前面的 if 条件，那么前面条件就没有意义，而综合软件在进行综合时，就将前面 3 个 if 语句优化掉，即不会生成对应的电路。同样道理，放在第一个 if 后面的 else 中是可以的。 2 、不加 else 判断，直接放在某两个 if 语句之间，同样会阻塞此语句之前的所有 if 语句。 3 、如果无此语句，那么条件覆盖不完全，产生锁存，如下图生成的 RTL 电路。