标签: 码元同步

在介绍本文之前，要从本人参加 2011 年全国大学生电子设计竞赛说起。我们队选择的是 E 题《简易数字信号传输性能分析仪》，其中一个要求是还原出曼彻斯特编码的码元同步时钟。当时在 FPGA 内构建全数字锁相环 DPLL 来实现，最终达到了要求，还幸运地获得了“国一”。 当时的 DPLL 组成原理如图 1 所示。时钟产生使用的是 N 分频器， N 分频器对主时钟进行整数分频，有一个很明显的缺点就是频率步进比较大，对一些不能整数倍分频的时钟，就会有频率误差，输出的时钟抖动也会变大。 图 1 后来回望这道题的时候，让我想到了 DDS 信号发生器。 DDS 信号发生器频率步进可以很细，频率控制字控制输出信号的频率；通过改变相位控制字，就可以调节输出信号的相位。 DDS 信号发生器可以产生任意的波形信号，当然也可以产生时钟信号。而利用 DDS 原理的时钟发生器，其实就是就是 DDS 信号发生器去掉了查找表，然后取地址码的最高位作为时钟输出信号，如图 2 所示。 图 2 那么，利用 DDS 时钟发生器作为 DPLL 的时钟产生，替代原有的 N 分频器，效果会怎样呢？带着这样的好奇心，在工作清闲的时候，拿出以前 DPLL 的代码进行修改，仿真。最终在开发板上测试可行，同样可以达到锁相的目的，于是便有了这篇文章。 图 3 图 3 就是本文要介绍的 DPLL 结构示意图，与图 1 相同的是，使用同样的鉴相器和鉴相后的数字滤波器。不同的是前端多了一个相位误差测量模块，测量出输入时钟与输出时钟之间的相位差，得到超前误差和滞后误差，其中滞后误差为负极性。使用数字滤波器出来的超前或滞后脉冲信号作为选择器的控制信号，如果超前脉冲有效则选择超前误差；如果滞后脉冲有效则选择滞后误差。然后把选择器出来的误差与一比例放大因子相乘进行误差放大，得到放大的误差再与相位控制字寄存器进行累加，最终相位控制字送入 DDS 时钟发生器。锁相的原理其实就是一个比例积分控制算法，使输出时钟与输入时钟相位保持一致。 需要注意的是，误差比例放大因子是要预先设定的，误差比例放大因子影响到锁相时间和输出时钟稳定性，设置太小则锁相需要的时间太长，太大则导致输出的时钟不稳定。而送给 DDS 时钟发生器的频率控制字可以预先设定，使得 DDS 时钟发生器输出的时钟频率与输入时钟一致，或者通过一个频率计数器来测量输入时钟的频率计数，作为频率控制字。 图 4 仿真和测试的模型如图 4 的 RTL 图，选用的器件是 altera 的 Cyclone II 系列 EP2C8Q208C8N 。伪随机信号发生器与 DPLL 分别使用不同的外部时钟源，伪随机信号曼彻斯特编码输出 dman 与 DPLL 的锁相输入 inclk 相连。 DPLL 输出时钟为被锁定时钟的 2 倍频（由于 DPLL 鉴相器是微分整流型，最小为 2 倍频）。 在 Modelsim 仿真中， dout 为伪随机信号二进制编码， dman 为曼彻斯特编码， dsync 为 dman 的同步信号， DPLL 的输入被锁信号 inclk 与 dman 相连， outclk 为 DPLL 的输出时钟。开始时刻， outclk 与 dsync 是不同步的，如图 5 所示。等过一段时间之后， outclk 与 dsync 的相位慢慢靠近（图 6 ），等仿真到 74us 之后， outclk 与 dsync 的相位已经重叠，也就是锁相成功（图 7 ）。 图 5 图 6 图 7  

0 引言 在数字接收机中，为了在抽样判决时刻准确判决发送过来的码元，需要提供一个确定抽样判决时刻的定时脉冲序列。这个定时脉冲序列的重复频率必须与发送的数码脉冲序列一致（即接收、发送双方必须同步，具有相同的主频率），同时在最佳判决时刻对接收码元进行抽样判决。这样的定时脉冲序列称为码元同步。 16QAM(Quadrature Amplitude Modulation)接收机要完成16QAM信号的解调首先要完成码元同步,再通过随后的均衡、载波恢复等模块完成信号的解调。因此码元同步算法的实现是至关重要的一部分。 1 码元定时同步原理及其在ADS中的设计 数字化的解调器中，经过下变频所得的基带信号通过匹配滤波器，然后以时钟周期为Ts的固定采样频率进行采样、量化后进入码元同步环路。 在论文中，具体采用的定时同步模块如图1所示，它由内插滤波器（由DAC、滤波器和重采样等效实现）、定时误差提取（TED）、环路滤波器以及VCO控制器组成。从图中可看出：信号经过内插后，每个符号内有两个采样点，再进行时钟误差提取，得到的误差信号经过环路滤波器后送给VCO，最后控制内插完成同步。即通过采样点提取时钟控制信号调整采样时钟来达到同步。 下面分别介绍各模块的原理。 1.1 内插滤波器原理 内插滤波器实际上实现的是一个数据的速率转换可以假设它的模型如图2所示。 《电子设计技术》网站版权所有，谢绝转载 1.2 定时误差（TED）信号的提取 Gardner 码元同步算法是一种异步时钟恢复方法,本地生成码元时钟,采用插值方法得到抽样时刻码元值,不需要满足采样时钟与码元时钟是整数倍关系的要求。 Gardner码元同步算法中，输入的基带信号经过插值后得到2倍码元速率的抽样数据,抽样数据经过反馈支路控制数控振荡器输出频率从而调整码元时钟,采样得到最佳采样点，完成时钟的锁定和跟踪。 Gardner算法不需要判决反馈，每个数据需要两个采样点，其中一个是strobe点，即符号最佳观察点；另一个是midstrobe点，即两个最佳观察点之间的采样点。一个在符号判决点附近，另一个在两个符号判决点中间附近，并且与载波相位偏差无关，因此定时调整可先于载波恢复完成，定时恢复环和载波恢复环相互独立，这给解调器的设计和调试带来了方便。 在 16QAM调制信号中，例如果符号从－1变为1，1变为－1，－3变为3，3变为－3等的时候，则没有定时误差时，中间点的平均值应为零。而有定时误差时，将会产生一个非零的值，它的大小与差错的大小成正比。另外一些情况，当没有定时误差时，中间点的平均值并不是零。例如符号从3变为－1，当没有定时误差时，中间点的平均值是1，如图3所示。 如果直接把Gardner算法运用在16QAM解调系统中，定时误差检测的结果有些点上是正确的，有些点上是错误的。对于大量数据，这些错误的平均值是零，因为没有定时误差的情况，中间点可能是0，－1，1，－2，2，其平均值为零。因此这些错误会导致定时时钟的抖动，通过滤波器可以减小这些抖动。 为了消除这些抖动。我们对Gardner算法做了进一步改进，其改进后算法为： 当定时超前，误差为负，定时滞后，误差为正。Gardner算法具有两个特点：一是每个符号只需要两个采样点，且以码元速率输出误差信号；二是估计算法是独立于载波相位的，不受载波相位偏移的影响，即可以在载波相位同步之前，进行定时误差估计。 1.3 压控振荡器（VCO Voltage Controlled Oscillator） 《电子设计技术》网站版权所有，谢绝转载 2 ADS中的仿真结果分析 ADS, 即HP Advanced Design System的简称。它是Agilent Technologies公司新推出的一套电路辅助设计软件。Agilent Technologies公司把已有产品:HP MDS(Microwave Design System)和HP EEsof IV(Electronic Engineering Software)两者的精华有机的结合起来，并增加了许多新的功能，构成了功能强大的ADS软件。ADS可应用于整个现代通信系统及其子系统，能对通讯系统能进行快速、便捷、有效的设计和仿真。 ADS软件分为Digital Signal Processing Network和Analog/RF Network两个仿真设计模块。接收机的仿真是在Digital Signal Processing Network中完成，里面加载了很多常用的通信器件，可供调用。 在ADS中，建立仿真模型，本文仿真基于16QAM调制、1.8GHHz中频、720Mbps码速率中频采样的全数字解调系统（如图5），研究了高速全数字解调中码元同步的关键技术。 图5 通信系统误码率仿真工程 仿真设计：1、系统中，码元的长度为5.6nsec。在发送端的低通成型滤波器（LPT_RaiseCosineTimed）中加入2nsc的延时来仿真码元抖动。 《电子设计技术》网站版权所有，谢绝转载 图6为从码元同步模块中测量出来的误差信号、环路滤波后的信号。从图中可得出，VCO根据反馈回来经过滤波后的误差信号（如图6下）来实时调整采样的频率，直到VCO输出时钟频率 图 7所示分别为1.8GHz采样率，码元速率720Mbps,初始偏差1MHz,信噪比20dB时码元同步的锁定情况；和0.9GHz采样率，码速率 360MHz，初始偏差1MHz ,信噪比20dB时码元同步的锁定情况。仿真证明这种码元同步方法能够正确生成码元时钟满足高码速要求，并且适应不同码速率。能正确生成码元时钟满足高码速要求，并且适应不同码速率。 通过上表说明，如图5所示的系统中，码元同步模块对于的信号的抖动和接收端时钟的频率偏差有较强的纠正能力。抖动为半个码元长度时，模块将误码率从 1.730E-5降到了9.039E-6。对于时钟的频率偏差纠正能力尤为突出，达到3MHz的范围（748.5MHz~~751.5MHz）内都可以锁定。当同时加入码元抖动和时钟偏差时，系统也表现出了较强的纠错能力。 3 结束语 本文简要介绍了在ADS仿真器中，设计一个16QAM接收机的码元同步模块，以消除恢复时钟偏差和I、Q两路信号的不同步引起的码元抖动的问题。并针对16QAM这种调制方式，提出了改进的误差提取算法。仿真显示可以满足不同速率下的接收机要求。 《电子设计技术》网站版权所有，谢绝转载