标签: 设计流程

　　在任何开关电源设计中，PCB板的物理设计都是最后一个环节，如果设计方法不当，PCB可能会辐射过多的电磁干扰，造成电源工作不稳定，以下针对各个步骤中所需注意的事项进行分析。 　　1. 从原理图到PCB的设计流程 　　建立元件参数——输入原理网表-设计参数设置-手工布局-手工布线-验证设计——复查-CAM输出。 　　2. 参数设置 　　相邻导线间距必须能满足电气安全要求，而且为了便于操作和生产，间距也应尽量宽些。最小间距至少要能适合承受的电压，在布线密度较低时，信号线的间距可适当地加大，对高、低电平悬殊的信号线应尽可能地短且加大间距，一般情况下将走线间距设为8mil。焊盘内孔边缘到印制板边的距离要大于1mm，这样可以避免加工时导致焊盘缺损。当与焊盘连接的走线较细时，要将焊盘与走线之间的连接设计成水滴状，这样的好处是焊盘不容易起皮，而是走线与焊盘不易断开。 　　3. 元器件布局 　　实践证明，即使电路原理图设计正确，印制电路板设计不当，也会对电子设备的可靠性产生不利影响。例如，如果印制板两条细平行线靠得很近，则会形成信号波形的延迟，在传输线的终端形成反射噪声；由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，因此，在设计印制电路板的时候，应注意采用正确的方法。每一个开关电源都有四个电流回路： 　　◆ 电源开关交流回路 　　◆ 输出整流交流回路 　　◆ 输入信号源电流回路 　　◆ 输出负载电流回路输入回路 　　通过一个近似直流的电流对输入电容充电，滤波电容主要起到一个宽带储能作用；类似地，输出滤波电容也用来储存来自输出整流器的高频能量，同时消除输出负载回路的直流能量。所以，输入和输出滤波电容的接线端十分重要，输入及输出电流回路应分别只从滤波电容的接线端连接到电源；如果在输入/输出回路和电源开关/整流回路之间的连接无法与电容的接线端直接相连，交流能量将由输入或输出滤波电容并辐射到环境中去。 　　电源开关交流回路和整流器的交流回路包含高幅梯形电流，这些电流中谐波成分很高，其频率远大于开关基频，峰值幅度可高达持续输入/输出直流电流幅度的5倍，过渡时间通常约为50ns。这两个回路最容易产生电磁干扰，因此必须在电源中其它印制线布线之前先布好这些交流回路，每个回路的三种主要的元件滤波电容、电源开关或整流器、电感或变压器应彼此相邻地进行放置，调整元件位置使它们之间的电流路径尽可能短。 　　建立开关电源布局的最好方法与其电气设计相似，最佳设计流程如下： 　　1.放置变压器 　　2.设计电源开关电流回路 　　3.设计输出整流器电流回路 　　4.连接到交流电源电路的控制电路 　　设计输入电流源回路和输入滤波器 设计输出负载回路和输出滤波器根据电路的功能单元，对电路的全部元器件进行布局时，要符合以下原则： 　　● 首先要考虑PCB尺寸大小。PCB尺寸过大时，印制线条长，阻抗增加，抗噪声能力下降，成本也增加；过小则散热不好，且邻近线条易受干扰。电路板的最佳形状为矩形，长宽比为3：2或4：3，位于电路板边缘的元器件，离电路板边缘一般不小于2mm 　　● 放置器件时要考虑以后的焊接，不要太密集 　　● 以每个功能电路的核心元件为中心，围绕它来进行布局。元器件应均匀、 整齐、紧凑地排列在PCB上，尽量减少和缩短各元器件之间的引线和连接， 去耦电容尽量靠近器件的VCC 　　● 在高频下工作的电路，要考虑元器件之间的分布参数。一般电路应尽可能使元器件平行排列。这样，不但美观，而且装焊容易，易于批量生产 　　● 按照电路的流程安排各个功能电路单元的位置，使布局便于信号流通，并使信号尽可能保持一致的方向 　　● 布局的首要原则是保证布线的布通率，移动器件时注意飞线的连接，把有连线关系的器件放在一起 　　●尽可能地减小环路面积，以抑制开关电源的辐射干扰 　　4.布线 　　开关电源中包含有高频信号，PCB上任何印制线都可以起到天线的作用，印制线的长度和宽度会影响其阻抗和感抗，从而影响频率响应。即使是通过直流信号的印制线也会从邻近的印制线耦合到射频信号并造成电路问题（甚至再次辐射出干扰信号）。因此应将所有通过交流电流的印制线设计得尽可能短而宽，这意味着必须将所有连接到印制线和连接到其他电源线的元器件放置得很近。 　　印制线的长度与其表现出的电感量和阻抗成正比，而宽度则与印制线的电感量和阻抗成反比。长度反映出印制线响应的波长，长度越长，印制线能发送和接收电磁波的频率越低，它就能辐射出更多的射频能量。根据印制线路板电流的大小，尽量加租电源线宽度，减少环路电阻。 同时、使电源线、地线的走向和电流的方向一致，这样有助于增强抗噪声能力。接地是开关电源四个电流回路的底层支路，作为电路的公共参考点起着很重要的作用，它是控制干扰的重要方法。因此，在布局中应仔细考虑接地线的放置，将各种接地混合会造成电源工作不稳定。 　　5.检查 　　布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查线与线、线与元件焊盘、线与贯通孔、元件焊盘与贯通孔、贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。 电源线和地线的宽度是否合适，在PCB中是否还有能让地线加宽的地方。注意： 有些错误可以忽略，例如有些接插件的Outline的一部分放在了板框外，检查间距时会出错；另外每次修改过走线和过孔之后，都要重新覆铜一次。 　　复查根据“PCB检查表”，内容包括设计规则，层定义、线宽、间距、焊盘、过孔设置，还要重点复查器件布局的合理性，电源、地线网络的走线，高速时钟网络的走线与屏蔽，去耦电容的摆放和连接等。 　　6.设计输出 　　输出光绘文件的注意事项： 　　● 需要输出的层有布线层（底层）、丝印层（包括顶层丝印、底层丝印）、阻焊层（底层阻焊）、钻孔层（底层），另外还要生成钻孔文件（NC Drill） 　　● 设置丝印层的Layer时，不要选择Part Type，选择顶层（底层）和丝印层的Outline、Text、Line 　　● 在设置每层的Layer时，将Board Outline选上，设置丝印层的Layer时，不要选择Part Type，选择顶层（底层）和丝印层的Outline、Text、Line 　　● 生成钻孔文件时，使用PowerPCB的缺省设置，不要作任何改变 　　

业界主流公司电磁兼容设计开发流程 （ 赛盛工程技术研究院整理 ） 目前业界一些电子设备公司在产品研发过程中，没有重点考虑电磁兼容设计，而是等到产品研发出来后，进行相关的电磁兼容测试，才暴露电磁兼容问题，甚至在产品应用过程中出现干扰问题，才进行产品整改。由于前期没有考虑，产品电磁兼容整改很多方面受到限制，同时由于不能从源头解决问题，使得产品只能通过结构以及电缆方面解决，导致产品解决难度加大，解决问题成本很高，甚至不能解决。 那么如何在企业内部建立一套完善 EMC 设计流程，使得电磁兼容性能的好坏完全不取决于个别开发人员的素质和经验，而且开发出来的产品电磁兼容性能没有一致性的保证，顺利的通过测试与验证。通过国内大量的实践经验表明，对于产品的电磁兼容性问题，必须从产品初期以及设计阶段重点考虑。 企业建立一套严格的电磁兼容设计开发流程，这套开发设计流程必须依托企业的整个研发体系流程。业界主流公司整个研发体系遵循 IPD 开发流程（或者类似于 IPD 流程）， IPD （ Integrated Product Development ）流程是由 IBM 提出来的一套集成产品开发流程，非常适合于复杂的大型开发项目，尤其涉及到软硬件结合的项目。 IPD 从整个产品角度出发，流程综合考虑了从系统工程、研发（硬件、软件、结构工业设计、测试、资料开发等）、制造、财务到市场、采购、技术支援等所有流程，这是一个端到端的流程。在 IPD 流程中总共划分了六个阶段（概念阶段、计划阶段、开发阶段、验证阶段、发布阶段和 生命周期 阶段），四个个决策评审点（概念阶段决策评审点、计划阶段决策评审点、可获得性决策评审点和生命周期终止决策评审点）以及六个技术评审点。 IPD 流程是一个阶段性模型，具有瀑布模型的影子。该模型通过使用全面而又复杂的流程来把一个庞大而又复杂的系统进行分解并降低风险。一定程度上，该模型是通过流程成本来提高整个产品的质量并获得市场的占有。   电磁兼容组织架构   IPD 中的流程重整主要关注于跨部门的团队、结构化的流程、项目和管道管理。在结构化流程的每一个阶段及决策点，由不同功能部门人员组成的跨部门团队协同工作，完成产品开发战略的决策和产品的设计开发，通过项目管理和管道管理来保证项目顺利地得到开发。 其中跨部门团队组织包含产品开发团队（ PDT ），属于项目执行层。 PDT 都是由跨职能部门的人组成，包含了开发、市场、生产、采购、财务、制造、技术支持等不同资源部门的人员，其人员层次和工作重点都有所不同。其中研发部门中电磁兼容设计部以及电磁兼容测试认证部门属于资源部门，通常属于研发中试部。 EMC 设计部属于资源线部门存在，进行自身的技术研究与开发，参与 PDT 进行产品的电磁兼容设计，但 PDT 会在产品生命周期结束时解散！因此 PDT 是一个虚拟的组织，其成员在产品开发期间一起工作，由项目经理组织，可以是项目经理负责的项目单列式组织结构。 PDT 产品线与资源线关系如下图所示： 电磁兼容开发流程   IPD 产品开发流程被明确地划分为概念、计划、开发、验证、发布、生命周期六个阶段，并且在流程中有定义清晰的决策评审点。这些评审点上的评审已不仅仅是技术评审，而是业务评审，更关注产品的市场定位及盈利情况。电磁兼容部门参与整个 IPD 开发流程的各个阶段，并在各个阶段输出各类方案，文档，并参与评审。电磁兼容部门参与 IPD 研发主要评审节点如下：   电磁兼容部门工程师在 IPD 评审节点主要的输出的文档、相关参考规范、责任人如下：    

对于初学者而言,FPGA的设计流程是否显的"又臭又长"呢?呵呵,如果真的有这样的感觉,没有关系,下面我就通过对软件的使用来了解FPGA的设计流程。 1)使用synplify pro对硬件描述语言编译并生成netlist 综合前要注意对器件的选择，方法是在project－implementation option中对要下载的器件和网表的生成情况进行选择。综合后的网表有两种： RTL级网表和门级网表（gate netlist），通过对网表的分析可以对设计的实现方式有初步的了解，并分析其中的错误和不合理的地方，另外还可以对关键路径的delay和slack进行分析。 使用synplify pro要先新建工程，注意修改工作目录，然后添加所要编译的文件，要注意top文件要最后一个添加，这样才可以保证生成的文件是以top文件来命名的 2)使用modelsim进行功能仿真 导入源程序和testbench进行仿真，并保存波形文件（.wlf） 3)使用quartusⅡ根据netlist进行布线，并进行时序分析 在使用quartusⅡ前要做一些必要的设置，在assignments－eda tools setting中的simulation中选择modelsim，并选择选项run this tools automatically after compilation。如果没有提前做这些设置，可以quartus做完编译布线后，做同样的设置，然后运行EDA netlist writer和eda simulation tool 在使用synplify pro得到满意的netlist后，可以在synplify pro中通过option－ quartusⅡ直接调用quartusⅡ，quartusⅡ对synplify pro生成的.vqm文件进行编译，布线。然后根据设计要求进行时序分析和引脚调整。 4)使用modelsim进行布线后仿真 由于quartusⅡ提前做了设置，因此在编译布线完成后，会在工作目录下生成modelsim仿真所需要的文件和库（modelsim_work），在modelsim中将产生的文件和库所在的文件夹设置为当前目录，modelsim_work库会自动导入，新建工程会提示所使用的modelsim.ini文件，应使用quartus生成的，然后导入文件（包括testbench），进行编译，仿真的时候在library中添加modelsim_work库，在sdf选项中可以添加quartus生成的延迟信息文件.sdo，注意作用域的选择，如果testbench中调用被测试模块的语句是send3a tb，那么作用域应该写tb，在option选择中可以选择是否看代码覆盖率。另外，还可以将布线后的仿真结果与功能仿真的结果进行对比。下图就是小型Soc中send3a模块前后仿真的对比图 通过EDA设计工具了解FPGA的设计流程 从图中可以看出，除了有一定的延迟外，输出波形不变。 5)将quartus的波形转化成testbench的方法： 画好波形后，通过file－export可以将波形输出到quatus的工作目录，verilog语言扩展名为.vt，修改为.v后可以在modelsim中使用，需要说明的是如果波形中包括输出端口的话，输出的testbench包含三个模块，一般情况下，只需将输入波形画好后，输出到testbench就 实际上,我们可以看出,整个过程实际就是: 代码编写---功能仿真----综合----布局,布线----门级仿真-----下载------板子调试 这样一看,原来HDL设计流程其实也很明了和简单..不是吗?? (张迟 - 博客园) 延伸阅读： 从硬件角度讨论FPGA开发框架 FPGA四大设计要点解析 FPGA学习需要注意的几个重要问题 FPGA基础知识及其工作原理 基于FPGA的数字日历设计

CPLD/FPGA 基础知识 1.          CPLD/FPGA 的发展现状和发展趋势 发展方向： l   低电压，大容量，低功耗 l   IP 核复用，系统集成 l   动态可重构 一定条件下芯片不仅具有系统重新配置电路功能的特性，还具有在系统动态重构电路逻辑的能力。要求重构时间缩短到 ns 级。 l   与 ASIC 互容，结合应用需求，多元化发展 ASIC 体积小，功耗低，功能强。   2.          Altera CPLD 的基本结构 乘积项结构基础，位于中心的 PIA ，分布可编程连线四周的 LMC ，边沿的 IOB 。每个 LMC 中有一个触发器， 16 位乘法器和其他逻辑组成     3.          Altera FPGA 的基本结构 LUT 结构基础， LAB ，可编程行列线， IOB ， RAM 。 LE 是组成的基本单位，由 1 个 LUT 和 1 个触发器和其他相关逻辑构成，每个 LAB 由 8 个 LE 组成； Xilinx 公司的 FPGA 基本单位是 SLICE ， 2 个 LUT 和 2 个触发器，每个 CLB 包含 4 个 SLICE 。     4.          CPLD/FPGA 的异同 同：都有可编程逻辑逻辑单元，具有组合、时序电路的设计能力。 异： l   工艺： CPLD 是 FLASH 工艺，掉电数据不丢失； FPGA 基于 SRAM 工艺，数据掉电丢失，需配置存放配置文件的芯片 l   集成度： CPLD 集成度（几千到几万）远远低于 FPGA 的集成度（几万到几百万）； CPLD 中的触发器也远远少于 FPGA l   结构：粗粒 CPLD 分块 LMC 少，灵活性低，互联为集总式，时间等延迟，可预测；细粒 FPGA 分块 CLB(LAB) 多，灵活性高，互联为分布式，延时不可控 l   应用： CPLD 适用于控制密度型，组合电路复杂的电路； FPGA 适用于数据密集型系统设计，时序电路的设计   5.          Altera CPLD/FPGA  集成开发工具及第三工具介绍 QUARTUSII 和 Modelsim-as   6.          CPLD/FPGA 的设计流程简介及其各个步骤之间的关系