标签: 端接

1 、什么是“信号回流路径”？ 信号回流路径 ,即return current。高速数字信号在传输时，信号的流向是从驱动器沿PCB传输线到负载，再由负载沿着地或电源通过最短路径返回驱动器端。这个在地或电源上的返回信号就称信号回流路径。Dr.Johson在他的书中解释，高频信号传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI分析的就是这个围场的电磁特性，以及他们之间的耦合。 2 、在一个系统中，包含了 dsp 和 pld ，请问布线时要注意哪些问题呢？ 看你的信号速率和布线长度的比值。如果信号在传输线上的时延和信号变化沿时间可比的话，就要考虑信号完整性问题。另外对于多个 DSP，时钟，数据信号走线拓普也会影响信号质量和时序，需要关注。 3 、为何要铺铜？ 一般铺铜有几个方面原因。 (1) EMC.对于大面积的地或电源铺铜，会起到屏蔽作用，有些特殊地，如PGND起到防护作用。 (2) PCB工艺要求。一般为了保证电镀效果，或者层压不变形，对于布线较少的PCB板层铺铜。 (3) 信号完整性要求，给高频数字信号一个完整的回流路径，并减少直流网络的布线。当然还有散热，特殊器件安装要求铺铜等等原因。 4 、请问端接的方式有哪些？ 端接（ terminal）,也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一般为电阻串联匹配，终端匹配一般为并联匹配，方式比较多，有电阻上拉，电阻下拉，戴维南匹配，AC匹配，肖特基二极管匹配。 5 、如何对接插件进行 SI 分析？ 在 IBIS3.2规范中，有关于接插件模型的描述。一般使用EBD模型。如果是特殊板，如背板，需要SPICE模型。也可以使用多板仿真软件（HYPERLYNX或IS_multiboard），建立多板系统时，输入接插件的分布参数，一般从接插件手册中得到。当然这种方式会不够精确，但只要在可接受范围内即可。 6 、采用端接（匹配）的方式有什么规则？ 数字电路最关键的是时序问题，加匹配的目的是改善信号质量，在判决时刻得到可以确定的信号。对于电平有效信号，在保证建立、保持时间的前提下，信号质量稳定；对延有效信号，在保证信号延单调性前提下，信号变化延速度满足要求。 7 、除 protel 工具布线外，还有其他好的工具吗？ 至于工具，除了 PROTEL，还有很多布线工具，如MENTOR的WG2000,EN2000系列和powerpcb，Cadence的allegro，zuken的cadstar,cr5000等，各有所长。 8 、在数字和模拟并存的系统中，有 2 种处理方法，一个是数字地和模拟地分开，比如在地层，数字地是独立地一块，模拟地独立一块，单点用铜皮或 FB 磁珠连接，而电源不分开；另一种是模拟电源和数字电源分开用 FB 连接，而地是统一地。这两种方法效果是否一样？ 应该说从原理上讲是一样的。因为电源和地对高频信号是等效的。 区分模拟和数字部分的目的是为了抗干扰，主要是数字电路对模拟电路的干扰。但是，分割可能造成信号回流路径不完整，影响数字信号的信号质量，影响系统 EMC质量。 因此，无论分割哪个平面，要看这样作，信号回流路径是否被增大，回流信号对正常工作信号干扰有多大。 现在也有一些混合设计，不分电源和地，在布局时，按照数字部分、模拟部分分开布局布线，避免出现跨区信号。 9 、能否利用器件的 IBIS 模型对器件的逻辑功能进行仿真？如果不能，那么如何进行电路的板级和系统级仿真？ IBIS模型是行为级模型，不能用于功能仿真。功能仿真，需要用SPICE模型，或者其他结构级模型。 1 0 、采用端接（匹配）的方式是由什么因素决定的？ 匹配采用方式一般由 BUFFER特性，拓普情况，电平种类和判决方式来决定，也要考虑信号占空比，系统功耗等。

上篇文章把拓扑里面最常见的T型和Fly_by型拓扑简单的总结后，本期的围殴话题又该划上句号了，在此也感谢大家的一贯支持和意见，尤其是某些细 心的小伙伴们帮忙指出了中间的一些错误，当然还有我们勤劳得像小蜜蜂一样的高速先生成员们，虽然我们知道每周2篇的原创技术文章写到后面是越来越难（一边 忙项目还要一边想下篇文章该写什么了，臣妾做不到啊！有莫有？），但我们还是一如既往的在坚持着。所以也希望广大喜欢高速先生文章的伙伴们珍惜我们的劳动 成果，如果觉得好且很受用，欢迎大家点赞及转发，转发请注明出处及作者，我们不介意，不要学“某位”同学哈！ 回到正题，在这个围殴开篇的时候征集了大伙的一些问题及最感兴趣的话题，其中最多的是 T型拓扑和Fly_by拓扑的应用 ，所以上一篇文章中我们特意针对 T型 和 Fly_by拓扑 已经做了一些总结。那么这一篇就让我们再来回顾下其他的拓扑和端接方式吧,同时也将开篇时大家的一些其他问题争取在终结篇给大家答复。 首 先，简单总结下各拓扑的应用场合问题。点对点拓扑主要用在时钟及比较单一的芯片连接上，这个谁都会，就两个芯片，当然必须点对点啊！同时与点对点搭配最多 的就是源端串联端接，当然也有其他的并联端接。那么点对点拓扑可不可以不用外部端接？当然是有的，如DDR3的数据信号就可以不用外部端接，因为它有 ODT（片内端接）。还有一些可调驱动的电路，其他的就比较少了。如果不想加外部端接又要保证系统足够稳定怎么办呢？高速先生的回答是：仿真，仿真，仿真 （重要的事情说三遍哈）！另外还有一些经验可以供大家参考，那就是将线路阻抗做小（源端匹配的考虑，一般芯片驱动内阻都是低于50欧姆的）！点对多点拓扑 就稍微复杂点，主要看信号速率以及负载数目了。超过100MHz的多负载拓扑及端接方案建议先仿真，一两句话也说不清楚，具体问题具体分析吧。 其次，不同的端接方式有不同的考虑点。 源端串联端接，主要是匹配源端阻抗不连续的，可以消除源端的反射，对信号的幅值（过冲）有一定的减弱作用，同时对信号的上升时间也有一定的减缓，串联阻值与驱动内阻之和尽量等于传输线阻抗。/ppbr/末端并联端接也用的比较多，如前文提到的T点及Fly_by拓扑，其中上拉比较常见，端接电阻通常和传输线阻抗一致，但也有例外，如负载较多的情况下这个阻值还会根据信号质量有一些变化，具体多少最好是通过仿真来确定，最后可以通过测试来验证。 戴维南端接的 效果其实和末端上拉是一样的，在早期的DDR2设计上见得比较多，就相当于上下拉端接。好处是不需要额外转Vtt电路，一个电阻接到Vcc，一个电阻接到 地，并联之后的效果相当于一个电阻上拉到Vtt。不好的地方就是需要2个电阻，功耗较大，对布线空间本来就很稀缺的设计来说不怎么好实现。通常来说这两个 并联电阻的阻值是一样的，如100ohm，这样并联后的等效电阻为50ohm，和我们大部分的传输线阻抗一致，这个在DDR2的设计里面经常是这样配置 的。当然还有一些其他的电阻组合，如一些非DDR2的情况，有见过80//120组合的，不管怎么组合，通常的原则是并联后的有效阻抗保持和传输线阻抗一 致，另外还取决于两个电阻中间需要的电平的值（分压的原则）。 最后来看看AC端接，其实如果有经常做DDRx设计的朋友们对这个端接也是非常熟悉的，如我们的DDRx时钟信号，有时我们使用100欧姆并联电阻端接，有时我们就使用AC端接，两端分别接个电阻再到电容，然后再到Vcc或者地，这个就是我们说的AC端接，如下图所示。

接着上面的问题，在这个系列的开篇就说到了拓扑和端接谁也离不开谁，少了谁也玩不活，采用什么拓扑没有对应的端接来消除信号的反射那可不行，所以这篇就来跟大家讨论下端接方式及其种类。   我们都知道在传输线中，当阻抗出现不匹配时，会发生发射，而减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行阻抗匹配，从而使源反射系数或负载反射系数为零。通常传输线的端接采用以下两种策略：   1、使负载阻抗与传输线阻抗匹配，即终端端接； 2、使源阻抗与传输线阻抗匹配，即源端端接。 根据以上策略大致将端接进行如下的分类。   源端串联端接   即 在靠近芯片的发送端串联电阻，使得该串联电阻与芯片的内阻之和尽量与传输线阻抗一致。该端接简单功耗小，不会给驱动器带来额外的直流负载，只需要一个电阻 就可以抑制驱动端到负载端的二次反射，常用于点对点的拓扑上；但同时它会增加RC时间常数，减缓负载端信号上升时间，因此不适合用于高频信号通路。该端接 示意图如下所示。 源端串联端接详述   终端并联端接 即在末端并联一个与传输线特性阻抗一致的电阻到GND或者电源上。 该 端接的优点是在信号能量反射回源端之前在负载端消除反射，可以减小噪声、电磁干扰（EMI）及射频干扰（RFI）。同时也是有缺点的，首先末端端接电阻会 增加直流功耗，所以功耗较大，不适用于使用电池供电的产品，此外在逻辑高状态下，对器件的驱动能力要求较高，比如，对于逻辑电平为5V的信号，驱动电流大 约为5V/50ohm=100 mA，很少有器件能达到这个要求，以下是该端接的示意图。 终端并联端接详述   戴维南端接（Thevenin） 有 些翻译成戴维宁端接，也叫分压器型端接，它采用上拉电阻R1和下拉电阻R2构成端接电阻，通过R1和R2吸收反射,此端接通常是为了获得最快的电路性能和 驱动分布负载而采用的。优点是可以降低对源端器件驱动能力的要求；缺点就是在逻辑高和逻辑低状态下，都有直流功耗，所以该端接方式功耗较大，同时所用器件 较多，容易造成PCB布线紧张。以下是该端接的示意图。   终端AC端接 有些地方也叫RC端接，其实就是在并联端接的基础上增加了一个电容，电容一般采用0.1uF多层陶瓷电容，由于电容通低频阻高频的作用，因此电阻不是驱动源的直流负载，故这种端接方式无任何直流功耗，交流功耗也非常小，该端接主要用于时钟电路。以下是该端接的示意图。   戴维南端接与AC端接详述   终端肖特基并联端接 又叫二极管并联端接，通常应用在器件内部。现在很多器件自带有输入保护二极管，该端接能有效减小信号过冲和下冲，但并不能消除反射;同时二极管的开关速度会限制响应时间，所以较高速系统不合适。以下是该端接的示意图。   不管什么端接，都是需要搭配在一定的拓扑上一起使用的，所以后续将介绍一些常见拓扑及端接的应用。

1、 阻抗失配与反射 在深入学习电磁场之后，就觉得高中物理老师不应该用水流来比喻电流。结果到了自己去和别人讲阻抗反射，发现用水来做比喻还是很方便轻松的。所以之前在电源滤波的系列文章中，高速先生就多次请“水”来友情出演。这不，欢迎我们的“水”**再度出场。 线路上阻抗不一致，就像水管有粗有细，对水流的阻力也就有大有小。粗的水管“阻力”小，细的水管“阻力”大。 假设在水管粗细不一的地方，水会被反射（水说：冤枉啊，我不会反射！导演：让你演出，你就兢兢业业当好演员，不许抗议）   由于水管粗细不一，一部分水继续往前流，另一部分水被反射了。 2、怎么解决反射问题 既然反射的原因是水管粗细不一，那么解决反射问题就很简单啦： 把粗的水管塞一塞，变得细一点   或者把细的水管通一通，变得粗一点   水管一样粗了，水就不反射了。那么电路中怎么堵水管和通水管呢？ 我们在阻抗低的一端串接一个小电阻，等同于把水管塞一塞。或者在阻抗高的一端并联电阻到地或者电源，俗称上拉下拉，等同于给电流增加路径，相当于疏通水管。 由于电路中，驱动端阻抗比较小，通常是17欧姆左右到40欧姆之间，对应到水管，就是比较粗的部分，所以驱动端需要加串阻。接收端通常都是高阻，对应到水管，就是比较细的部分，所以我们需要使用上下拉电阻来匹配。   我们不能把串阻放到末端，这样等于把细的水管堵的更细了。然后上下拉也不能放在始端，不能把粗水管通得更粗。 很简单的道理，今后布局的时候要注意这个问题了哈。   关于一博 深圳市一博科技有限公司专注于高速PCB设计、PCB制板、PCB贴片、物料供应等服务www.edadoc.com