标签: soc芯片

1. MCU芯片 MCU，全称为微控制单元，可以看作是CPU频率和规格的缩减。它整合了计数器、内存、USB和A/D转换等功能，形成了一个芯片级的计算机。 MCU 的重要性仅次于CPU，广泛应用于各种应用场景，如校园卡、身份证、家用电器和红绿灯等。 2. MCU芯片种类 (1)根据应用领域 MCU可分为通用型和专用型。专用型MCU是针对特定用途设计的，如用于体温计或洗衣机的单片机。通用型MCU提供给用户全部可开发的资源（ROM、RAM、I/O、EPROM），功能相对更全面。在通用型MCU中，8位单片机成本低，价格实惠，易于开发和满足大部分需求。只有在航天、汽车、机器人等高技术领域需要高速处理大量数据时，才需要选用16/32位。 (2)根据指令集 MCU可分为CISC（复杂指令集架构）和RISC（精简指令集架构）两类。2020年中国通用型MCU市场规模中，CISC占比24%，RISC占比76%。 (3)根据存储器结构 MCU可分为哈佛结构和冯诺依曼结构。大多数现有的单片机都是基于冯诺伊曼结构的，这种结构定义了嵌入式系统的四个基本部分：中央处理器核心；程序存储器（只读存储器或者闪存）、数据存储器（随机存储器）；定时/计时器；与外围设备进行通信的输入/输出端口，所有这些都集成在一个集成电路芯片上。 3. MCU与MPU和SoC的区别 (1)MCU与MPU MCU是基于CPU发展起来的主控芯片，主要应用于一般计算领域。与之类似的MPU是应用于高性能计算领域的产品。行行查数据显示，MCU、MPU、SoC均可作为设备的主控，AIoT通常会将SoC、MCU搭配使用。CPU是计算机的运算核心和控制核心，由运算器、控制器和寄存器及实现它们之间联系的数据、控制及状态的总线构成。CPU的运作原理可分为四个阶段：提取、解码、执行和写回。MPU即微处理器单元，通常代表功能强大的CPU，可理解为增强型CPU，这种芯片往往是计算机和高端系统的核心。把所有组件小型化到一块或多块集成电路里，MCU集成了片上外围器件而MPU没有集成片上外围器件。 (2)MCU与SoC SoC是指片上系统，即将多个电子系统集成到单一芯片上，其可以处理数字信号、模拟信号甚至混合信号，常应用在嵌入式系统中。SoC是系统级芯片，同时具有MCU高度集成化和MPU超强计算能力的特点，即拥有内置RAM和ROM的同时又像MPU那样强大。SoC可以存放并运行系统级别的代码，即可以运行操作系统(以LinuxOS为主)。MCU只是芯片级的芯片，而SoC是系统级的芯片，它集成了MCU和MPU的优点，即拥有内置RAM和ROM的同时又像MPU那样强大。

目前我国车联网V2X产业发展尚处于起步阶段，但由我国主导设立的C-V2X标准成为主流技术标准，同时我国政府、机构与各大厂商围绕C-V2X产业链，在相关产品与技术上取得积极进展，推动C-V2X的商用化落地，为V2X产业化奠定良好基础。 ▶ 车联网V2X概念诞生以来，演变成了两大标准体系：一个是由美国提出的基于DSRC的V2X 体系，另一个是由中国主导的基于C-V2X 标准体系。随着美国转向C-V2X，，意味着C-V2X逐步取代DSRC，成为主流技术标准。 ▶ C-V2X技术包括LTE-V2X（基于4G设计的车联网无线通信技术）、5G-V2X （ 5G NR-V2X ）。其中，LTE-V2X已经具备产业应用基础，而5G-V2X尚在标准形成过程中。由于5G-V2X技术在可靠性、速度、通信范围、定位进度、数据速率和时延上均有很大的提升，因此，从技术演进角度来说，未来C-V2X将从LTE-V2X向5G-V2X平滑演进。 ▶ 从C-V2X产业化时间表来看，2020-2021年为C-V2X产业导入期，2022-2025年为产业部署的发展期，2025年后则为高速发展期。 ▶ 目前我国C-V2X产业已经拥有较为完整的产业链，一方面上游芯片模组完成商用基础，趋于成熟；同时在车联网渗透率提升的背景下，中下游迎来高速发展，为V2X产业化奠定良好基础。如国内外多家厂商推出C-V2X芯片与模组，车侧与路侧的相关终端已具备商用基础，同时部分整车厂已实现C-V2X技术搭载的车型量产；另一方面，通信运营商、平台商与互联网科技公司加速车联网布局，推动C-V2X应用落地。 ▶ 单车智能和车路协同是目前业界普遍认为实现智能驾驶的两大路径。C-V2X融合单车智能，与ADAS形成互补关系，赋能智能驾驶，助力汽车产业从单车智能走向网联智能，推动车联网产业向综合性智能网联汽车迈进。 ▶ 国内各地智能网联汽车与智慧交通应用示范区坚持“单车智能+网联赋能”并行的技术路线，选择车路云一体化发展路径，包括“车路云网图”五大体系协同推进和新型基础设施建设，将进一步促进V2X产业建设落地；另一方面，车联网、大数据、云平台等新技术的发展，推动对海量交通信息的挖掘、融合、分析与输出，完善交通系统的服务与应用，将智慧交通全面融合于城市的建设与发展。 V2X产业链分为上游（通信芯片、通讯模组），中游（设备与终端、整车制造），及下游（平台与运营、安全与测试验证、高精定位和地图服务）。我国在C-V2X技术上取得积极进展，拥有较为完整的产业链，一方面上游芯片模组完成商用基础，趋于成熟；同时在车联网渗透率提升的背景下，中下游迎来高速发展。 广义的车联网是指在车-X（X： 车、路、行人及互联网等）之间，进行无线通讯和信息交换的大系统网络。 狭义的车联网专指V2X，主要用于实现车间信息共享与协同控制的通信保障，其支持交通安全类、交通效率类、自动驾驶类、信息娱乐类等丰富的应用类型。 近年来，C-V2X逐步成为主流技术标准 宸芯科技是国内领先的通信SoC芯片企业，于2017年发布业界首款车联网C-V2X芯片，并在2021年发布第二代车规级多模双通C-V2X芯片。宸芯C-V2X芯片方案目前已经成熟并加以广泛部署，现阶段国内30+示范区部署宸芯C-V2X产品，市场占有率超30%，充分验证其C-V2X规模部署的技术成熟度和产业价值。 未来C-V2X将融合单车智能，赋能自动驾驶，基于C-V2X的“聪明的车+智慧的路”的车路协同的发展模式将大幅提升交通效率，对智慧交通与智慧城市体系的完善也将发挥重要作用。国内各地智能网联汽车与智慧交通应用示范区坚持“单车智能+网联赋能”并行的技术路线，通过国家级车联网示范区、先导区建设和车联网网络安全标准体系的构建，进一步促进V2X 产业建设落地。

一次基于MIPS内核的运动控制器主控SoC芯片设计经历 某公司设计一款基于MIPS 32 24kf内核的用于数控系统或运动控制控制单元的主控SoC芯片。该SoC芯片采用XILINX Spartan6 FPGA为硬件平台，研究基于MIPS内核的SoC芯片。 1.1 SoC芯片硬件开发的意义 *******公司正在开发全数字交流伺服数控系统，该系统的控制单元的核心芯片是基于MIPS32 24Kf内核的SoC芯片(以下简称目标项目)。 本项目是作为目标项目的前期准备项目而展开，其意义是为开发目标项目的SoC芯片提供硬件基础和源代码。 本项目的完成将为目标项目提供丰富的IP核及源代码。 本项目的完成将为目标项目提供一致的硬件开发环境和软件开发环境。 本项目的完成将为目标项目培训有针对性的、急需的人才。 1.2 SoC芯片硬件开发的主要内容 以XILINX Spartan6 FPGA为硬件平台，研究基于MIPS内核的SoC芯片。 硬件平台选择XILINX Spartan6 FPGA，XC6SLX100T CPU内核选用MIPS32 24Kf或MIPS32 74Kf 片上总线选择AMBA(AHB+APB) 诸多其它功能IP核，详见1.2.4 RTOS软件开发环境 1.2.1  关于XILINX Spartan6 FPGA Spartan6 FPGA 为成本敏感型应用带来了低风险、低成本和低功耗的最佳平衡，与前几代器件相比，不仅功耗降低 42%，同时性能提高 12%。作为 Xilinx All Programmable 低端产品系列的一部分，Spartan6 FPGA 可提供先进电源管理技术、多达150,000 个逻辑单元、集成 PCI Express® 模块、高级存储器支持、250 MHz DSP slice以及3.2Gbps低功耗收发器。 本项目FPGA目标芯片选择XC6SLX100T。 详细数据见 附件。 1.2.2 关于MIPS内核 CPU内核选用MIPS32 24Kf或MIPS32 74Kf，为了与目标项目内核一致，优先选用MIPS32 24Kf。 1.2.2.1 MIPS32 24Kf l  With an 8-stage pipeline and a maximum clock frequency exceeding 1400 MHz in 40nm, the 24K family of cores enable SoC designers to reduce product costs and speed time-to-market by giving them the performance headroom to implement more features now and upgrades in the future with software flexibility rather than rigid, fixed hardware. l  Cadence, Synopsys, Magma and other EDA industry leaders help minimize design time and offer a proven path to silicon by co-developing tailored SoC design methodologies. This couples the high-performance, low-power 24K cores with cutting-edge core hardening technologies. l  By standardizing the core interface on OCP (www.ocpip.org), the 24K cores accelerate time-to-market by enabling easy reuse of standard SoC IP. Memory controllers, bus interconnects and other standardized peripherals are now easily integrated through common on-chip interfaces. l  The highly-scalable 24K microarchitecture implements the industry-standard MIPS32 Release 2 architecture, which includes features such as enhanced bit-field manipulation, reduced interrupt latency and enhanced cache control. l  A rich environment of third-party tools and software support the 24K family of cores.3 详细数据见 附件。 1.2.2.2 MIPS32 74Kf l  A 15-stage asymmetric dual-issue pipeline, out-of-order instruction dispatch/completion and fully synthesizable design gives SoC developers full flexibility to port the design across different processes and accelerate time-to-market l  Two versions of the 74K family are available - 74Kc™ (standard) and 74Kf™ (high-performance Floating Point Unit) l  Standard OCP bus interface provides backward-compatibility with existing 24K, 24KE and 34K cores l  A rich ecosystem of third-party software and debug tools coupled with software and tools support from MIPS Technologies Back-end EDA flow support for Cadence, Magma and Synopsys design tools      详细数据见附件 。 1.2.3 关于AMBA 2.0片上总线 随着深亚微米工艺技术日益成熟，集成电路芯片的规模越来越大。数字IC从基于时序驱动的设计方法，发展到基于IP复用的设计方法，并在SoC设计中得到了广泛应用。在基于IP复用的SoC设计中，片上总线设计是最关键的问题。由ARM公司推出的AMB**上总线受到了广大IP开发商和SoC系统集成者的青睐，已成为一种流行的工业标准片上结构。AMBA规范主要包括了AHB(Advanced High performance Bus)系统总线和APB(Advanced Peripheral Bus)外围总线。  AHB主要用于高性能模块(如CPU、DMA和DSP等)之间的连接，作为SoC的片上系统总线，它包括以下一些特性：单个时钟边沿操作；非三态的实现方式；支持突发传输；支持分段传输；支持多个主控制器；可配置32位~128位总线宽度；支持字节、半字节和字的传输。AHB 系统由主模块、从模块和基础结构(Infrastructure)3部分组成，整个AHB总线上的传输都由主模块发出，由从模块负责回应。基础结构则由仲裁器(arbiter)、主模块到从模块的多路器、从模块到主模块的多路器、译码器(decoder)、虚拟从模块(dummy Slave)、虚拟主模块(dummy Master)所组成。 APB主要用于低带宽的周边外设之间的连接，例如UART、1284等，它的总线架构不像AHB支持多个主模块，在APB里面唯一的主模块就是APB 桥。其特性包括：两个时钟周期传输；无需等待周期和回应信号；控制逻辑简单，只有四个控制信号。 AMBA 2.0规范详细内容见附件 1.2.4 关于片上其它诸多的功能IP 本项目的目的之一是为目标项目提供丰富的IP核及源代码。这些IP核都挂在片内总线AMBA上。 本项目需要的IP核列表如下，乙方要尽力满足甲方对IP核的需要，实在无法实现的IP核应用需要说明原因，并双方确认。 序号 IP核名称  释义 1 MIPS 32 24kf/74kf CPU核，140/450MHz 2 PFB Prefetch buffer 3 TPA_RAM(8KB) 用于AHB master之间数据传输 4 ZSV Time slice management 5 TTU Trace timer unit 6 ICU interrupt controller unit 7 DDR2 内存 8 NAND/COMPACT FLASH_IF 闪存接口 9 GDMA(4.2KB RAM) General DMA 10 PCIICU PCI interrupt controller unit 11 AHB_APB_BRIDGE 片内总线 12 SD_MMC SD/MMC卡界面 13 PROFINET(3x) PROFINET(3x)工业实时以太网 14 PROFIBUS(2x)(512KB RAM) PROFIBUS(2x)(512KB RAM)现场总线 15 IOCC IO control core 16 TIMER 时钟 17 SEMAPHORE 多线程同步应用 18 WATCHDOG 看门狗 19 BOOT_ROM BOOT_ROM，引导ROM 20 UART(2x) UART(2x) 通用异步收发传输器 21 I2C(1x) I2C(1x) 两线式串行总线 22 SPI 高速串行接口 23 ET200S_IF(3KB RAM) ET200S_IF(3KB RAM)分布式IO终端接口 24 SPS Simatic processor support module 25 FMIO/FMZ/PDC   26 GPIO 通用I/O功能 27 MUTI_LAYER_AHB 32bit 片内总线 28 AHB_AHB_BRIDGE 片内总线 29 EDCICU Error Detection and Correction ICU 30 SMT SERIAL MODULE TEST UNIT 31 APB 32bit 片内总线 甲方保留对列表中IP核增减、修改的权利，需方会及时通知乙方具体的增减、修改项，由此引起的商务条款修改由双方协议解决。 释义的内容有待甲方进一步解释。 第2章 SoC芯片功能图 2.1 SoC芯片片载硬件的功能图       细节见附件： 2.2 功能图解释     见1.2.4 IP核释义