tag 标签: 上拉电阻

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    2015-11-26 09:36
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    在电子电路设计中,干扰的存在让设计者们苦不堪言,干扰会导致电路发生异常,甚至会导致最终的产品无法正常使用。如何巧妙地减少甚至避免干扰始终是设计者们关心的重点,其中单片机的抗干扰设计就是较为重要的一环,本文将为大家介绍与 上拉电阻 有关的单片机抗干扰。 想要实现单片机刚干扰,首先要综合考虑各I/O口的输入阻抗,采集速率等因素设计I/O口的外围电路。一般决定一个I/O口的输入阻抗有3种情况。 第一种情况:I/O口有上拉电阻,上拉电阻值就是I/O口的输入阻抗。人们大多用4K-20K电阻做上拉,(PIC的B口内部上拉电阻约20K)。 由于干扰信号也遵循欧姆定律,所以在越存在干扰的场合,选择上拉电阻就要越小,因为干扰信号在电阻上产生的电压就越小。 由于上拉电阻越小就越耗电,所以在家用设计上,上拉电阻一般都是10-20K,而在强干扰场合上拉电阻甚至可以低到1K。(如果在强干扰场合要抛弃B口上拉功能,一定要用外部上拉。) 第二种:I/O口与其它数字电路输出脚相连,此时I/O口输入阻抗就是数字电路输出口的阻抗,一般是几十到几百欧。 可以看出用数字电路做中介可以把阻抗减低到最理想,在许多工业控制板上可以看见大量的数字电路就是为了保证性能和保护MCU。 第三种:I/O口并联了小电容。 由于电容是通交流阻直流的,并且干扰信号是瞬间产生,瞬间熄灭的,所以电容可以把干扰信号滤除。但代价是造成I/O口收集信号的速率下降,比如在串口上并电容是绝不可取的,因为电容会把数字信号当干扰信号滤掉。 对于一些特殊器件,如检测开关、霍尔元件等,是能够进行并电容设计的,这主要是因为其开关量的变化较为迟缓,并不能形成很高的速率,所以即便电路中并联电容,对信号的采集也是不会有任何影响的。本文主主要对于上拉电阻有关的如何规避 单片机 干扰进行了介绍,正被单片机干扰困扰的朋友不妨花上几分钟阅读,相信一定会有所收获。 AO-Electronics 傲壹电子 官网: www.aoelectronics.com 中文网:www.aoelectronics.cn
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    2015-11-18 10:34
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    提到51单片机的 IO引脚 ,很多人就会联想到上拉电阻。在单片机的相关问题中,很多问题同样与上拉电阻的息息相关,在本文中,小编将为大家介绍51单片机中IO引脚与上拉电阻与拉电流负载对电路造成的不良影响。 在单片机输出低电平时,将允许外部器件,向单片机引脚内灌入电流,这个电流,称为“灌电流”,外部电路称为“灌电流负载”。单片机输出高电平时,则允许外部器件,从单片机的引脚,拉出电流,这个电流,称为“拉电流”,外部电路称为“拉电流负载”。 那么这些电流一般是多少?最大限度是多少? 早期的51系列单片机的带负载能力,是很小的,仅仅用“能带动多少个TTL输入端”来说明的。P1、P2和P3口,每个引脚可以都带动3个TTL输入端,只有P0口的能力强,它可以带动8个。分析一下TTL的输入特性就可以发现,51单片机基本上就没有什么驱动能力。它的引脚甚至不能带动当时的LED进行正常发光。 图1 图1中的D1、D2就可以不经其它驱动器件,直接由单片机的引脚控制发光显示。虽然引脚已经可以直接驱动LED发光,但还是看看AT89C51单片机引脚的输出能力吧。 从AT89C51单片机的PDF手册文件中可以看到,稳态输出时,“灌电流”的上限为: MaximumIOLperportpin:10mA; MaximumIOLper8-bitport:Port0:26mA,Ports1、2、3:15mA; MaximumtotalIforalloutputpins:71mA. 这里也就是说每个单个的引脚,输出低电平的时候,允许外部电路,向引脚灌入的最大电流为10mA。每个8位的接口(P1、P2以及P3),允许向引脚灌入的总电流最大为15mA,而P0的能力强一些,允许向引脚灌入的最大总电流为26mA。 全部的四个接口所允许的灌电流之和,最大为71mA。而当这些引脚“输出高电平”的时候,单片机的“拉电流”能力呢?结果竟然不到1mA。 结论就是:单片机输出低电平的时候,驱动能力尚可,而输出高电平的时候,就没有输出电流的能力。 由于芯片的内部引脚和地之间三极管的存在,所以引脚具有下拉的能力,输出低电平的时候,允许灌入10mA的电流。而引脚和正电源之间,有个几百K的“内部上拉电阻”,所以,引脚在高电平的时候,能够输出的拉电流很小。特别是P0口,其内部根本就没有上拉电阻,所以P0口根本就没有高电平输出电流的能力。 图1中的D1,是接在正电源和引脚之间的,这就属于灌电流负载,D1在单片机输出低电平的时候发光。这个发光的电流,可以用电阻控制在10mA之内。D2是接在引脚和地之间的,这属于拉电流负载,D2应该在单片机输出高电平的时候发光。但是单片机此时几乎没有输出能力,必须采用外接“上拉电阻”的方法来提供D2所需的电流。 外接电路如果是“拉电流负载”,要求单片机输出高电平时发挥作用,那就必须用“上拉电阻”来协助,产生负载所需的电流。 上拉电阻存在的问题 图1中可以看到,D2发光,是由上拉电阻R2提供的电流,D2导通发光的电压约为2V,那么发光的电流就是:(5-2)/1K,约为3mA。 而当单片机输出低电平(0V),D2不发光的时候,R2上拉电阻两端的电压,比LED发光的时候还高,达到了5V,其中的电流是5mA。LED不发光的时候,上拉电阻给出了更大的电流。并且,这个大于正常发光的电流,全部灌入单片机的引脚。 如果在一个8位的接口,安装了8个1K的上拉电阻,当单片机都输出低电平的时候,就有40mA的电流灌入这个8位的接口。如果四个8位接口,都加上1K的上拉电阻,最大有可能出现32×5=160mA的电流,都流入到单片机中。这个数值已经超过了单片机手册上给出的上限。如果此时单片机工作不稳定,就是理所当然的了。 从以上的文章中可以看到,在单片机IO驱动能力上,还是采用灌电流的模式比较合理,而拉电流负载和上拉电阻会造成电路中产生无效的电流。本文通过多方面的分析与论证帮助大家对理清上拉电阻在单片机电路中某些应用的弊端。 AO-Electronics 傲壹电子 官网: www.aoelectronics.com 中文网:www.aoelectronics.cn
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    2015-3-24 10:32
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    上拉就是将不确定的信号通过一个电阻钳位在高电平,电阻同时起限流作用。下拉同理。也是将不确定的信号通过一个电阻钳位在低电平。 上拉是对器件输入电流,下拉是输出电流;强弱只是上拉电阻的阻值不同,没有什么严格区分;对于非集电极(或漏极)开路输出型电路(如普通门电路)提升电流和电压的能力是有限的,上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。 常见各类技术资料上,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉或下拉电阻以提供确定的工作状态”。 这个提法基本是对的,但也不全对。下面详细加以说明。 管脚上拉下拉电阻设计出发点有两个: 一个是在正常工作或单一故障状态下,管脚均不应出现不定状态,如接头脱落后导致的管脚悬空; 二是从功耗的角度考虑,就是在长时间的管脚等待状态下,管脚端口的电阻上不应消耗太多电流,尤其是对电池供电设备。 从抗扰的角度,信号端口优选上拉电阻。上拉电阻时,在待机状态下,源端输入常为高阻态,如果没有上拉电阻或下拉电阻,输入导线呈现天线效应,一旦管脚受到辐射干扰,管脚输入状态极容易被感应发生变化。所以,这个电阻是肯定要加的。下一个问题就是加上拉还是下拉。 如果加了下拉,在平常状态下,输入表现为低电平,但辐射干扰进来后,会通过下拉电阻泻放到地,就会发生从Low—High的一个跳变,产生误触发。相当于一个乞丐,你给了他10万元,他的生活方式就会从穷人到富人发生一个改变。 但如果加了上拉电阻,在平常状态下,输入表现为高电平,辐射干扰进来后,如果低也没关系,上拉电阻会将输入端钳位在高电平,如果辐射干扰强,超过了Vcc的电平,导线上的高电平干扰会通过上拉电阻泻放到Vcc上去,无论怎样干扰,都只会发生High—Higher的变化,不会产生误触发。相当于人家本来是一个富豪,你给了他10万元,他的生活方式不会发生任何的改变。 图1和图2是干扰状态下的电平示意图。图2中的低电平由V L 变为V L +ΔV时,产生了从低电平到高电平的跳变,有可能使后级电路误动作的风险。 下一个问题就是,确定了用上拉电阻后,是不是上拉电阻就可以随便选了呢?答案当然是“no”。(如图3) A、当I 0 = I 1 + I 2 这种情况下,RL1和RL2两个负载不会通过R取电流,因此对R阻值大小要求不高,通常4.7 KΩ0 I 1 + I 2 I 0 +I= I 1 + I 2 U=VCC-IR U=V Hmin 由以上三式计算得出,R=(VCC- V Hmin )/I 其中,I0、I1、I2都是可以从datasheet查到的,I就可以求出来,V Hmin 也是可以查到的。 当前极Vout输出低电平时,各管脚均为灌电流,则: I’= I 1 ’ + I 2 ’ +I 0 ’ U’ =VCC-I’ R U’ =V Lmax 以上三式可以得出:R=(VCC- V Lmax )/I’ 由以上二式计算出R的上限值和下限值,从中取一个较靠近中间状态的值即可。注意,如果负载的个数大小不定的话,要按照最坏的情况计算,上限值要按负载最多的时候计算,下限值要按负载最少的计算。 另一种选择方式是基于功耗的考虑。根据电路实际应用时,输出信号状态的频率或时间比选择。若信号Vout长期处于低电平,宜选择下拉电阻;若长期处于高电平,宜选择上拉电阻。为的是静态电流小。 “设计永远是妥协与权衡的艺术”,至于最终选择那种方案,设计师的技术决策还是很重要的。电路设计的魅力也就在于此。
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    2015-3-18 14:26
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    上拉就是将不确定的信号通过一个电阻钳位在高电平,电阻同时起限流作用。下拉同理。也是将不确定的信号通过一个电阻钳位在低电平。 上拉是对器件输入电流,下拉是输出电流;强弱只是上拉电阻的阻值不同,没有什么严格区分;对于非集电极(或漏极)开路输出型电路(如普通门电路)提升电流和电压的能力是有限的,上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。 常见各类技术资料上,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉或下拉电阻以提供确定的工作状态”。 这个提法基本是对的,但也不全对。下面详细加以说明。 管脚上拉下拉电阻设计出发点有两个: 一个是在正常工作或单一故障状态下,管脚均不应出现不定状态,如接头脱落后导致的管脚悬空; 二是从功耗的角度考虑,就是在长时间的管脚等待状态下,管脚端口的电阻上不应消耗太多电流,尤其是对电池供电设备。 从抗扰的角度,信号端口优选上拉电阻。上拉电阻时,在待机状态下,源端输入常为高阻态,如果没有上拉电阻或下拉电阻,输入导线呈现天线效应,一旦管脚受到辐射干扰,管脚输入状态极容易被感应发生变化。所以,这个电阻是肯定要加的。下一个问题就是加上拉还是下拉。 如果加了下拉,在平常状态下,输入表现为低电平,但辐射干扰进来后,会通过下拉电阻泻放到地,就会发生从Low—High的一个跳变,产生误触发。相当于一个乞丐,你给了他10万元,他的生活方式就会从穷人到富人发生一个改变。 但如果加了上拉电阻,在平常状态下,输入表现为高电平,辐射干扰进来后,如果低也没关系,上拉电阻会将输入端钳位在高电平,如果辐射干扰强,超过了Vcc的电平,导线上的高电平干扰会通过上拉电阻泻放到Vcc上去,无论怎样干扰,都只会发生High—Higher的变化,不会产生误触发。相当于人家本来是一个富豪,你给了他10万元,他的生活方式不会发生任何的改变。 图1和图2是干扰状态下的电平示意图。图2中的低电平由V L 变为V L +ΔV时,产生了从低电平到高电平的跳变,有可能使后级电路误动作的风险。 下一个问题就是,确定了用上拉电阻后,是不是上拉电阻就可以随便选了呢?答案当然是“no”。(如图3) A、当I 0 = I 1 + I 2 这种情况下,RL1和RL2两个负载不会通过R取电流,因此对R阻值大小要求不高,通常4.7 KΩ0 I 1 + I 2 I 0 +I= I 1 + I 2 U=VCC-IR U=V Hmin 由以上三式计算得出,R=(VCC- V Hmin )/I 其中,I0、I1、I2都是可以从datasheet查到的,I就可以求出来,V Hmin 也是可以查到的。 当前极Vout输出低电平时,各管脚均为灌电流,则: I’= I 1 ’ + I 2 ’ +I 0 ’ U’ =VCC-I’ R U’ =V Lmax 以上三式可以得出:R=(VCC- V Lmax )/I’ 由以上二式计算出R的上限值和下限值,从中取一个较靠近中间状态的值即可。注意,如果负载的个数大小不定的话,要按照最坏的情况计算,上限值要按负载最多的时候计算,下限值要按负载最少的计算。 另一种选择方式是基于功耗的考虑。根据电路实际应用时,输出信号状态的频率或时间比选择。若信号Vout长期处于低电平,宜选择下拉电阻;若长期处于高电平,宜选择上拉电阻。为的是静态电流小。 “设计永远是妥协与权衡的艺术”,至于最终选择那种方案,设计师的技术决策还是很重要的。电路设计的魅力也就在于此。
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    2015-3-18 10:02
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    上拉就是将不确定的信号通过一个电阻钳位在高电平,电阻同时起限流作用。下拉同理。也是将不确定的信号通过一个电阻钳位在低电平。 上拉是对器件输入电流,下拉是输出电流;强弱只是上拉电阻的阻值不同,没有什么严格区分;对于非集电极(或漏极)开路输出型电路(如普通门电路)提升电流和电压的能力是有限的,上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。 常见各类技术资料上,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉或下拉电阻以提供确定的工作状态”。 这个提法基本是对的,但也不全对。下面详细加以说明。 管脚上拉下拉电阻设计出发点有两个: 一个是在正常工作或单一故障状态下,管脚均不应出现不定状态,如接头脱落后导致的管脚悬空; 二是从功耗的角度考虑,就是在长时间的管脚等待状态下,管脚端口的电阻上不应消耗太多电流,尤其是对电池供电设备。 从抗扰的角度,信号端口优选上拉电阻。上拉电阻时,在待机状态下,源端输入常为高阻态,如果没有上拉电阻或下拉电阻,输入导线呈现天线效应,一旦管脚受到辐射干扰,管脚输入状态极容易被感应发生变化。所以,这个电阻是肯定要加的。下一个问题就是加上拉还是下拉。 如果加了下拉,在平常状态下,输入表现为低电平,但辐射干扰进来后,会通过下拉电阻泻放到地,就会发生从Low—High的一个跳变,产生误触发。相当于一个乞丐,你给了他10万元,他的生活方式就会从穷人到富人发生一个改变。 但如果加了上拉电阻,在平常状态下,输入表现为高电平,辐射干扰进来后,如果低也没关系,上拉电阻会将输入端钳位在高电平,如果辐射干扰强,超过了Vcc的电平,导线上的高电平干扰会通过上拉电阻泻放到Vcc上去,无论怎样干扰,都只会发生High—Higher的变化,不会产生误触发。相当于人家本来是一个富豪,你给了他10万元,他的生活方式不会发生任何的改变。 图1和图2是干扰状态下的电平示意图。图2中的低电平由V L 变为V L +ΔV时,产生了从低电平到高电平的跳变,有可能使后级电路误动作的风险。 下一个问题就是,确定了用上拉电阻后,是不是上拉电阻就可以随便选了呢?答案当然是“no”。(如图3) A、当I 0 = I 1 + I 2 这种情况下,RL1和RL2两个负载不会通过R取电流,因此对R阻值大小要求不高,通常4.7 KΩ0 I 1 + I 2 I 0 +I= I 1 + I 2 U=VCC-IR U=V Hmin 由以上三式计算得出,R=(VCC- V Hmin )/I 其中,I0、I1、I2都是可以从datasheet查到的,I就可以求出来,V Hmin 也是可以查到的。 当前极Vout输出低电平时,各管脚均为灌电流,则: I’= I 1 ’ + I 2 ’ +I 0 ’ U’ =VCC-I’ R U’ =V Lmax 以上三式可以得出:R=(VCC- V Lmax )/I’ 由以上二式计算出R的上限值和下限值,从中取一个较靠近中间状态的值即可。注意,如果负载的个数大小不定的话,要按照最坏的情况计算,上限值要按负载最多的时候计算,下限值要按负载最少的计算。 另一种选择方式是基于功耗的考虑。根据电路实际应用时,输出信号状态的频率或时间比选择。若信号Vout长期处于低电平,宜选择下拉电阻;若长期处于高电平,宜选择上拉电阻。为的是静态电流小。 “设计永远是妥协与权衡的艺术”,至于最终选择那种方案,设计师的技术决策还是很重要的。电路设计的魅力也就在于此。
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    上拉电阻详解……
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    时间: 2019-12-25 02:43
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    上拉电阻和下拉电阻上拉电阻:1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。2、OC门电路必须加上拉电阻,才能使用。3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。4、在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要考虑以下几个因素:1.驱动能力与功耗的平衡。以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗越大,设计是应注意两者之间的均衡。2.下级电路的驱动需求。同样以上拉电阻为例,当输出高电平时,开关管断开,上拉电阻应适当选择以能够向下级电路提供足够的电流。3.高低电平的设定。不同电路的高低电平的门槛电平会有不同,电阻应适当设定以确保能输出正确的电平。以上拉电阻为例,当输出低电平时,开关管导通,上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。4.频率特性。以上拉电阻为例,上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟……
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    时间: 2019-12-24 23:28
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    上传者: 978461154_qq
    摘要:本应用笔记对两种模拟IC中常用的串行、数字接口(SPI™或3线、I²C或2线)进行了比较,每种接口在不同的设计中都表现出其优点和缺点,具体取决于数据速率、可提供的设计空间以及噪声环境等。本应用笔记给出了两种接口的区别,并举例详细说明了这些观点。Oct17,2007摘要:本应用笔记对两种模拟IC中常用的串行、数字接口(SPI或3线、IC或2线)进行了比较,每种接口在不同的设计中都表现出其优点和缺点,具体取决于数据速率、可提供的设计空间以及噪声环境等。本应用笔记给出了两种接口的区别,并举例详细说明了这些观点。引言虽然现实世界中的信号都是模拟信号,但是现在越来越多的模拟IC采用数字接口进行通信。串行接口的数据通信介于主机(提供串行时钟)和从机/外设之间。目前,大多数微控制器提供SPI(3线)和IC(2线)接口,用于发送、接收数据。微处理器通过几条总线控制周边的设备,比如:模/数转换器(ADC)、数/模转换器(DAC)、智能电池、端口扩展、EEPROM以及温度传感器。与通过并口传输数据不同的是:串行接口通过2条、3条或4条数据/时钟总线连续传输数据。虽然并行接口具有传输速度快的特点,但是串行接口占用较少的控制和数据线。串行接口的基础知识串行接口有三种:3线、2线和单线。本文主要讨论3线和2线串行接口。串行外设接口(SPI)、队列串行外设接口(QSPI)和MICROWIRE(或MICROWIREPLUS)接口标准均采用3线接口。芯片间总线(IC)和系统管理总线(SMBus)均为2线接口。这些串行接口拥有各自的优点和缺点,如表1所示。3线接口3线接口使用片选线(低电平有效CS或SS)、时钟线(SCLK)和数据输入/主机输出线(DIN或MOSI)。3线接口有时也包括一条数据输出/主机输入线(DOUT或MISO),这时也叫做4线接口。为了叙述的简便,本文将3线接口和4线接口统称为3线接口。3线接口可以以更高的时钟频率工作,并且不需要上拉电阻。SPI/QSPI和MICROWIRE接口都可……
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