tag 标签: ddr

相关帖子
相关博文
  • 热度 4
    2021-1-18 09:29
    1000 次阅读|
    3 个评论
    DDR 技术总览
    原创声明 作者:曾威华 Wing Tseng 在开始介绍 DDR 之前,首先要了解内存的功用为何。大多数的 3C 产品在运作时,会将正在使用的程式存放到一个短期数据储存区,该空间即为内存,所以有了内存的运用能使 3C 产品更快速的切换程序以方便使用。 内存的历史 图一为内存的种类及发展史: 图一:内存的种类及发展史 内存(Memory)又可分为 DRAM(Dynamic Random Access Memory)动态随机存取内存和 SRAM (Static Random Access Memory)静态随机存取内存两种。两种都是挥发性的内存,SRAM 的主要使用 flip-flop 正反器,通常用于快取 (Cache),而 DRAM 则是使用电容器及晶体管组成。RDRAM (Rambus DRAM)因较为少见也非本篇文章主角,其他还有早期的 FP RAM、EDO RAM 也就不多作介绍。 DRAM 中又以 SDRAM(Synchronous Dynamic Random Access Memory)同步动态随机存取内存在近几年来最广为使用,SDRAM 最重要的就是能够“同步”内存与处理器(CPU)的频率,让 SDRAM 频率可超过 100MHz 使传输数据更能实时到位。SDRAM 亦可称为 SDR SDRAM(Single Data Rate SDRAM)。 DDR(Double Data Rate)其实指的是 DDR SDRAM(Double Data Rate SDRAM),SDRAM 及 DDR 主要差异有三点整理如下: 目前负责订定 DDR 规范的协会为 JEDEC(Joint Electron Device Engineering Council),但现在它的全名则是 JEDEC 固态技术协会(JEDEC Solid State Technology Association)。 DDR 历代规格介绍 有了内存的认识之后,这边将历代 DRAM 的规格整理如下: 历代演进除了传输速率越来越快还有工作电压越来越低,内存Topology在DDR2之前Command/Address和Clock用T-Branch分支方式传给每一个内存颗粒,但在DDR3之后 Command/Address和Clock则改用 Fly-by串列给每一个内存颗粒。 另外内存链接形式在 DDR3 之前采用处理器(CPU)同时与多个内存芯片控制器链接的“多重分支”,但在DDR4 之后每个内存芯片控制器有单独与 CPU 链接的通道,即为“点对点”的连结形式。 DDR 主要讯号介绍 DDR 的讯号类型主要分为以下五种如下: Note: 读取(Read)时,DQ 和 DQS 为同相位。写入(Write)时,DQ 和 DQS 会有 90 度的相位差。 DDR 种类 目前 DDR 种类大致分为以下三种: 最后将 DDR 与 LPDDR 历代工作电压值整理: 参考文献: Low Power Double Data Rate SDRAMStandard(LPDDR), JESD209B, February 2009 Low Power Double Data Rate 2(LPDDR2),JESD209-2F, April 2011 DDR3 SDRAM Standard, JESD79-3F, July2010 Low Power Double Data Rate 3(LPDDR3),JESD209-3C, August 2013 DDR4 SDRAM, JESD79-4, September 2012 Low Power Double Data Rate 4(LPDDR4),JESD209-4B, November 2015 Low Power Double Data Rate 5(LPDDR5),JESD209-5, February 2019 本文件中规格特性及其说明若有修改恕不另行通知。
  • 热度 7
    2016-1-13 09:56
    718 次阅读|
    0 个评论
       EDN博客精华文章   作者: winston    摘要   本文章主要涉及到对DDR2和DDR3在设计印制线路板(PCB)时,考虑信号完整性和电源完整性的设计事项,这些是具有相当大的挑战性的。文章重点是讨论在尽可能少的PCB层数,特别是4层板的情况下的相关技术,其中一些设计方法在以前已经成熟的使用过。    1. 介绍   目前,比较普遍使用中的DDR2的速度已经高达800 Mbps,甚至更高的速度,如1066 Mbps,而DDR3的速度已经高达1600 Mbps。对于如此高的速度,从PCB的设计角度来讲,要做到严格的时序匹配,以满足波形的完整性,这里有很多的因素需要考虑,所有的这些因素都是会互相影响的,但是,它们之间还是存在一些个性的,它们可以被分类为PCB叠层、阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序,目前,有很多EDA工具可以对它们进行很好的计算和仿真,其中Cadence ALLEGRO SI-230 和Ansoft’s HFSS使用的比较多。   表1显示了DDR2和DDR3所具有的共有技术要求和专有的技术要求。 表1: DDR2和DDR3要求比较 点击看原图    2. PCB的叠层(stackup)和阻抗   对于一块受PCB层数约束的基板(如4层板)来说,其所有的信号线只能走在TOP和BOTTOM层,中间的两层,其中一层为GND平面层,而另一层为 VDD 平面层,Vtt和Vref在VDD平面层布线。而当使用6层来走线时,设计一种专用拓扑结构变得更加容易,同时由于Power层和GND层的间距变小了,从而提高了PI。   互联通道的另一参数阻抗,在DDR2的设计时必须是恒定连续的,单端走线的阻抗匹配电阻50 Ohms必须被用到所有的单端信号上,且做到阻抗匹配,而对于差分信号,100 Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端,比如CLOCK和DQS信号。另外,所有的匹配电阻必须上拉到VTT,且保持50 Ohms,ODT的设置也必须保持在50 Ohms。   在 DDR3的设计时,单端信号的终端匹配电阻在40和60 Ohms之间可选择的被设计到ADDR/CMD/CNTRL信号线上,这已经被证明有很多的优点。而且,上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗,电阻值可能需要做出不同的选择,通常其电阻值在30-70 Ohms之间。而差分信号的阻抗匹配电阻始终在100 Ohms。 点击看原图 图1 : 四层和六层PCB的叠层方式    3. 互联通路拓扑   对于DDR2和DDR3,其中信号DQ、DM和DQS都是点对点的互联方式,所以不需要任何的拓扑结构,然而列外的是,在multi-rank DIMMs(Dual In Line Memory Modules)的设计中并不是这样的。在点对点的方式时,可以很容易的通过ODT的阻抗设置来做到阻抗匹配,从而实现其波形完整性。而对于 ADDR/CMD/CNTRL和一些时钟信号,它们都是需要多点互联的,所以需要选择一个合适的拓扑结构,图2列出了一些相关的拓扑结构,其中Fly- By拓扑结构是一种特殊的菊花链,它不需要很长的连线,甚至有时不需要短线(Stub)。   对于DDR3,这些所有的拓扑结构都是适用的,然而前提条件是走线要尽可能的短。Fly-By拓扑结构在处理噪声方面,具有很好的波形完整性,然而在一个4 层板上很难实现,需要6层板以上,而菊花链式拓扑结构在一个4层板上是容易实现的。另外,树形拓扑结构要求AB的长度和AC的长度非常接近(如图2)。考虑到波形的完整性,以及尽可能的提高分支的走线长度,同事又要满足板层的约束要求,在基于4层板的DDR3设计中,最合理的拓扑结构就是带有最少短线(Stub)的菊花链式拓扑结构。 图2: 带有2片SDRAM的ADDR/CMD/CNTRL拓扑结构   对于DDR2-800,这所有的拓扑结构都适用,只是有少许的差别。然而,菊花链式拓扑结构被证明在SI方面是具有优势的。   对于超过两片的SDRAM,通常,是根据器件的摆放方式不同而选择相应的拓扑结构。图3显示了不同摆放方式而特殊设计的拓扑结构,在这些拓扑结构中,只有A和 D是最适合4层板的PCB设计。然而,对于DDR2-800,所列的这些拓扑结构都能满足其波形的完整性,而在DDR3的设计中,特别是在1600 Mbps时,则只有D是满足设计的。 图3: 带有4片SDRAM的ADDR/CMD/CNTRL拓扑结构    4. 时延的匹配   在做到时延的匹配时,往往会在布线时采用trombone方式走线,另外,在布线时难免会有切换板层的时候,此时就会添加一些过孔。不幸的是,但所有这些弯曲的走线和带过孔的走线,将它们拉直变为等长度理想走线时,此时它们的时延是不等的,如图4所示。 图4: Trombone 和 Vias的实例   显然,上面讲到的trombone方式在时延方面同直走线的不对等是很好理解的,而带过孔的走线就更加明显了。在中心线长度对等的情况下,trombone 走线的时延比直走线的实际延时是要来的小的,而对于带有过孔的走线,时延是要来的大的。这种时延的产生,这里有两种方法去解决它。一种方法是,只需要在 EDA工具里进行精确的时延匹配计算,然后控制走线的长度就可以了。而另一种方法是在可接受的范围内,减少不匹配度。   对于trombone线,时延的不对等可以通过增大L3的长度而降低,因为并行线间会存在耦合,其详细的结果,可以通过SigXP仿真清楚的看出,如图 5,L3(图中的S)长度的不同,其结果会有不同的时延,尽可能的加长S的长度,则可以更好的降低时延的不对等。对于微带线来说,L3大于7倍的走线到地的距离是必须的。 点击看原图 图5: 针对trombone的仿真电路和仿真波形   trombone线的时延是受到其并行走线之间的耦合而影响,一种在不需要提高其间距的情况下,并且能降低耦合的程度的方法是采用saw tooth线。显然,saw tooth线比trombone线具有更好的效果,但是,它需要更多的空间。由于各种可能造成时延不同的原因,所以,在实际的设计时,要借助于CAD工具进行严格的计算,从而控制走线的时延匹配。   考虑到在图2中6层板上的过孔的因素,当一个地过孔靠近信号过孔放置时,则在时延方面的影响是必须要考虑的。先举个例子,在TOP层的微带线长度是 150 mils,BOTTOM层的微带线也是150 mils,线宽都为4 mils,且过孔的参数为:barrel diameter="8mils",pad diameter="18mils",anti-pad diameter="26mils"。   这里有三种方案进行对比考虑,一种是,通过过孔互联的这个过孔附近没有任何地过孔,那么,其返回路径只能通过离此过孔250 mils的PCB边缘来提供;第二种是,一根长达362 mils的微带线;第三种是,在一个信号线的四周有四个地过孔环绕着。图6显示了带有60 Ohm的常规线的S-Parameters,从图中可以看出,带有四个地过孔环绕的信号过孔的S-Parameters就像一根连续的微带线,从而提高了 S21特性。由此可知,在信号过孔附近缺少返回路径的情况下,则此信号过孔会大大增高其阻抗。当今的高速系统里,在时延方面显得尤为重要。   现做一个测试电路,类似于图5,驱动源是一个线性的60 Ohms阻抗输出的梯形信号,信号的上升沿和下降沿均为100 ps,幅值为1V。此信号源按照图6的三种方式,且其端接一60 Ohms的负载,其激励为一800 MHz的周期信号。在0.5V这一点,我们观察从信号源到接收端之间的时间延迟,显示出来它们之间的时延差异。其结果如图7所示,在图中只显示了信号的上升沿,从这图中可以很明显的看出,带有四个地过孔环绕的过孔时延同直线相比只有3 ps,而在没有地过孔环绕的情况下,其时延是8 ps。由此可知,在信号过孔的周围增加地过孔的密度是有帮助的。然而,在4层板的PCB里,这个就显得不是完全的可行性,由于其信号线是靠近电源平面的,这就使得信号的返回路径是由它们之间的耦合程度来决定的。所以,在4层的PCB设计时,为符合电源完整性(power integrity)要求,对其耦合程度的控制是相当重要的。 点击看原图 图6: 带有过孔互联通道的s-parameters 点击看原图 图7: 图6三种案例的发送和接收波形   对于DDR2和DDR3,时钟信号是以差分的形式传输的,而在DDR2里,DQS信号是以单端或差分方式通讯取决于其工作的速率,当以高度速率工作时则采用差分的方式。显然,在同样的长度下,差分线的切换时延是小于单端线的。根据时序仿真的结果,时钟信号和DQS也许需要比相应的ADDR/CMD /CNTRL和DATA线长一点。另外,必须确保时钟线和DQS布在其相关的ADDR/CMD/CNTRL和DQ线的当中。由于DQ和DM在很高的速度下传输,所以,需要在每一个字节里,它们要有严格的长度匹配,而且不能有过孔。差分信号对阻抗不连续的敏感度比较低,所以换层走线是没多大问题的,在布线时优先考虑布时钟线和DQS。    5. 串扰   在设计微带线时,串扰是产生时延的一个相当重要的因素。通常,可以通过加大并行微带线之间的间距来降低串扰的相互影响,然而,在合理利用走线空间上这是一个很大的弊端,所以,应该控制在一个合理的范围里面。典型的一个规则是,并行走线的间距大于走线到地平面的距离的两倍。另外,地过孔也起到一个相当重要的作用,图8显示了有地过孔和没地过孔的耦合程度,在有多个地过孔的情况下,其耦合程度降低了7 dB。考虑到互联通路的成本预算,对于两边进行适当的仿真是必须的,当在所有的网线上加一个周期性的激励,将会由串扰产生的信号抖动,通过仿真,可以在时域观察信号的抖动,从而通过合理的设计,综合考虑空间和信号完整性,选择最优的走线间距。 点击看原图 图8: 相互耦合走线的s-parameters    6. 电源完整性   这里的电源完整性指的是在最大的信号切换情况下,其电源的容差性。当未符合此容差要求时,将会导致很多的问题,比如加大时钟抖动、数据抖动和串扰。   这里,可以很好的理解与去偶相关的理论,现在从”目标阻抗”的公式定义开始讨论。 Ztarget=Voltage tolerance/Transient Current                (1)   在这里,关键是要去理解在最差的切换情况下瞬间电流(Transient Current)的影响,另一个重要因素是切换的频率。在所有的频率范围里,去耦网络必须确保它的阻抗等于或小于目标阻抗(Ztarget)。在一块 PCB上,由电源和地层所构成的电容,以及所有的去耦电容,必须能够确保在100KHz左右到100-200MH左右之间的去耦作用。频率在 100KHz以下,在电压调节模块里的大电容可以很好的进行去耦。而频率在200MHz以上的,则应该由片上电容或专用的封装好的电容进行去耦。实际的电源完整性是相当复杂的,其中要考虑到IC的封装、仿真信号的切换频率和PCB耗电网络。对于PCB设计来说,目标阻抗的去耦设计是相对来说比较简单的,也是比较实际的解决方案。   在 DDR的设计上有三类电源,它们是VDD、VTT和Vref。VDD的容差要求是5%,而其瞬间电流从Idd2到Idd7大小不同,详细在JEDEC里有叙述。通过电源层的平面电容和专用的一定数量的去耦电容,可以做到电源完整性,其中去耦电容从10nF到10uF大小不同,共有10个左右。另外,表贴电容最合适,它具有更小的焊接阻抗。   Vref要求更加严格的容差性,但是它承载着比较小的电流。显然,它只需要很窄的走线,且通过一两个去耦电容就可以达到目标阻抗的要求。由于Vref相当重要,所以去耦电容的摆放尽量靠近器件的管脚。   然而,对VTT的布线是具有相当大的挑战性,因为它不只要有严格的容差性,而且还有很大的瞬间电流,不过此电流的大小可以很容易的就计算出来。最终,可以通过增加去耦电容来实现它的目标阻抗匹配。   在4层板的PCB里,层之间的间距比较大,从而失去其电源层间的电容优势,所以,去耦电容的数量将大大增加,尤其是小于10 nF的高频电容。详细的计算和仿真可以通过EDA工具来实现。    7. 时序分析   对于时序的计算和分析在一些相关文献里有详细的介绍,下面列出需要设置和分析的8个方面:   1. 写建立分析: DQ vs. DQS   2. 写保持分析: DQ vs. DQS   3. 读建立分析: DQ vs. DQS   4. 读保持分析: DQ vs. DQS   5. 写建立分析: DQS vs. CLK   6. 写保持分析: DQS vs. CLK   7. 写建立分析: ADDR/CMD/CNTRL vs. CLK   8. 写保持分析: ADDR/CMD/CNTRL vs. CLK   表2举了一个针对写建立(Write Setup)分析的例子。表中的一些数据需要从控制器和存储器厂家获取,段”Interconnect”的数据是取之于SI仿真工具。对于DDR2上面所有的8 项都是需要分析的,而对于DDR3,5项和6项不需要考虑。在PCB设计时,长度方面的容差必须要保证total margin是正的。 表2: 针对DQ vs. DQS的DDR3写保持时域分析案例 点击看原图    8. PCB Layout   在实际的PCB设计时,考虑到SI的要求,往往有很多的折中方案。通常,需要优先考虑对于那些对信号的完整性要求比较高的。画PCB时,当考虑一下的一些相关因素,那么对于设计PCB来说可靠性就会更高。   1. 首先,要在相关的EDA工具里要设置好里设置好拓扑结构和相关约束。   2. 将BGA引脚突围,将ADDR/CMD/CNTRL引脚布置在DQ/DQS/DM字节组的中间,由于所有这些分组操作,为了尽可能少的信号交叉,一些独立的管脚也许会被交换到其它区域布线。   3. 由串扰仿真的结果可知,尽量减少短线(stubs)长度。通常,短线(stubs)是可以被削减的,但不是所有的管脚都做得到的。在BGA焊盘和存储器焊盘之间也许只需要两段的走线就可以实现了,但是此走线必须要很细,那么就提高了PCB的制作成本,而且,不是所有的走线都只需要两段的,除非使用微小的过孔和盘中孔的技术。最终,考虑到信号完整性的容差和成本,可能选择折中的方案。   4. 将Vref的去耦电容靠近Vref管脚摆放;Vtt的去耦电容摆放在最远的一个SDRAM外端;VDD的去耦电容需要靠近器件摆放。小电容值的去耦电容需要更靠近器件摆放。正确的去耦设计中,并不是所有的去耦电容都是靠近器件摆放的。所有的去耦电容的管脚都需要扇出后走线,这样可以减少阻抗,通常,两端段的扇出走线会垂直于电容布线。   5. 当切换平面层时,尽量做到长度匹配和加入一些地过孔,这些事先应该在EDA工具里进行很好的仿真。通常,在时域分析来看,差分线里的两根线的要做到延时匹配,保证其误差在+/- 2ps,而其它的信号要做到+/- 10 ps。    9. DIMM   之前介绍的大部分规则都适合于在PCB上含有一个或更多的DIMM,唯一列外的是在DIMM里所要考虑到去耦因素同在DIMM组里有所区别。在DIMM组里,对于ADDR/CMD/CNTRL所采用的拓扑结构里,带有少的短线菊花链拓扑结构和树形拓扑结构是适用的。    10. 案例   上面所介绍的相关规则,在DDR2 PCB、DDR3 PCB和DDR3-DIMM PCB里,都已经得到普遍的应用。在下面的案例中,我们采用MOSAID公司的控制器,它提供了对DDR2和DDR3的操作功能。在SI仿真方面,采用了 IBIS模型,其存储器的模型来自MICRON Technolgy,Inc,对于DDR3 SDRAM的模型提供了1333 Mbps的速率。在这里,数据是操作是在1600 Mbps下的。对于不带缓存(unbuffered)的DIMM(MT_DDR3_0542cc)EBD模型是来自Micron Technology,下面所有的波形都是采用通常的测试方法,且是在SDRAM die级进行计算和仿真的。图2所示的6层板里,只在TOP和BOTTOM层进行了布线,存储器由两片的SDRAM以菊花链的方式所构成。而在DIMM的案例里,只有一个不带缓存的DIMM被使用。图9-11是对TOP/BOTTOM层布线的一个闪照图和信号完整性仿真图。 图9: 只有在TOP和BOTTOM层走线的DDR3的仿真波形 (左边的是ADDRESS和CLOCK网络,右边的是DATA和DQS网络,其时钟频率在800 MHz,数据通信率为1600Mbps) 图10: 只有在TOP和BOTTOM层走线的DDR2的仿真波形 (左边的是ADDRESS和CLOCK网络,右边的是DATA和DQS网络,其时钟频率在400 MHz,数据通信率为800Mbps) 图11: 只有在TOP和BOTTOM层走线的DDR3-DIMM的仿真波形 (左边的是ADDRESS和CLOCK网络,右边的是DATA和DQS网络)   最好,图12显示了两个经过比较过的数据信号眼图,一个是仿真的结果,而另一个是实际测量的。在上面的所有案例里,波形的完整性的完美程度都是令人兴奋的。 图12: 800 Mbps DDR2的数据信号仿真眼图(红) 和 实测眼图 (蓝)    11. 结论   本文,针对DDR2/DDR3的设计,SI和PI的各种相关因素都做了全面的介绍。对于在4层板里设计800 Mbps的DDR2和DDR3是可行的,但是对于DDR3-1600 Mbps是具有很大的挑战性。
  • 热度 34
    2013-4-24 14:36
    6172 次阅读|
    26 个评论
    当电源和DDR成为硬件设计最头痛的问题 ——技术分享沙龙第一季:从同步开关噪声来优化电源设计   PI设计,在2000年左右的时候在国内还没有推广起来,因为搞来搞去可能就节省了几个电容,一些大公司其实根本都不在乎那几个电容。然而,在近几年,由于Core电压的降低(到了零点几伏的水平),电源的波动的影响就越来越大,这就使得PI在高速设计中越来越受到大家的重视。 电子工程专辑编辑部组织的eeClub(电子工程师俱乐部)技术分享沙龙第一季于上周五(4月19日)正式与工程师朋友们见面。本期的主题为: 从同步开关噪声来优化电源设计。(视频分享见博文最末)   (电子工程专辑主分析师张迎辉 Mike 作为交流会的主持人开场)   首先带来技术分享的是来自一博科技公司的两位工程师,其中一位 是一博科技的技术总监, 也是我们网站的知名博主吴均Bruce ( Bruce谈高速 ), 他拥有15年高速PCB设计与仿真经验, 他今天主要是为大家答疑解惑的;而另一位周红伟是 SSN仿真设计 工程师,则主要负责今天PPT演讲的讲解。     Bruce表示,通过工作中客户们的反馈,他发现,目前做硬件时最令人头痛的两大问题就是电源和DDR。因此,当天的主题就围绕下面这些问题展开。     此次交流会的选题带有一定争议性,这也为今天的交流讨论提供更多空间。     与普通的研讨会不同,本次交流会是电子工程专辑特别为工程师们量身打造,参与的工程师都是拥有多年的技术设计经验和背景,大家都是带着自己的疑问参与其中。Bruce将大家前期的问题总结了一下,呈现如下:     “如何理解电容”大讨论   通常,在不少技术理解时,大家会很乐意“打比方‘,但是,现场的几位工程师,包括Bruce、王绍伟(知名博主 凤舞天 )都认为所有的比喻都是由局限的,“溯源”才是最重要的。于是,通过讨论,大家认为可以从“储能”、“阻抗”、“滤波”等方式来理解电容。   交流会也有彩蛋:   针对上面提到的“溯源”,凤舞天认为,如果从“电磁场”的概念来理解这些问题,一切都会变得很简单。他更随即为大家解释了一下他所理解的电容——小编只得承认,太牛了(下面视频为证哦)。       周工带来的演讲从同步开关噪声来优化电源设计此处省去10W字,因为,博文末尾有全程的视频呈现给大家~~     中场休息,大家扎堆讨论中~~     电子工程专辑总编张毓波Yorbe,现场捧场,而且听得相当入神~~会中,总编通过微博表示, @Yorbe张毓波 :讨论的技术非常细节化,实战加理论太强大,可以避免很多设计和制造的弯路。我都想再去设计一个电源了。。。至少当初选滤波电容时肯定没考虑过电流频谱。     最后上一张活动大合影,小编很荣幸在此与这么多位技术高手们共享这场技术盛宴,开始期待第二季~~   另外,对于活动的形式和主题,都欢迎大家提建议~~您下次希望和更多精英工程师探讨什么问题呢?意见征集中~~直接评论此博文,或者邮件anahu@globalsources.com。   讲座与讨论视频分享:      
  • 热度 25
    2011-9-14 21:58
    5123 次阅读|
    9 个评论
    DDR系列SDRAM存储芯片的高速率、高集成度和低成本使其理所当然成为存储芯片的一霸。在PC和消费电子领域当然是不必说,它被称为“主存”。其实,随着通信设备价格战愈演愈烈,在看起来水有点深的通信设备上,DDR系列存储芯片(当前主流是DDR3 SDRAM)也成为首选。很多网络处理芯片都需要配套的存储芯片来进行数据的缓存。比如流量管理芯片(Traffic Management)在决定允许哪个数据包通过时,数据包的内容是被缓存着的。或者路由转发芯片要根据IP地址查找路由表决定一个数据包的去向,这个路由表也需要缓存。因为前面说的优点,DDR系列成为这些缓存的首选。 当然,世上没有完美 ,DDR也是如此。甚至可以说DDR的效率是一个世界性难题。所以,在上面提到的那些芯片的设计中,DDR存储控制器的设计是其中重要的一部分。在探讨提高访问效率的方法前,我们先看看DDR有哪些主要的影响访问效率的时间参数。 tRCD - ACTIVE to internal READ/WRITE激活命令到内部读写命令之间的延迟。每一次对DDR3读写操作前必须确保是处于Active状态的。   tRC – 同一bank内2次ACTIVE命令间的最小延迟,就是说,我们不能过于频繁的激活同一bank的同一行或不同行。   tRAS – ACTIVE to Precharge command period. ACTIVE命令到PRECHARGE命令之间的最小时间。   tRP – PRECHARGE command period. PERCHARG命令的处理周期,在此周期内不能对正在进行precharge的bank作任何操作。   tFAW – No more than 4 bank ACTIVE commands may be issued in tFAW. 这意味着我们不能以太小的时间间隔连续发ACTIVE命令。提高访问效率一个很有效的手段就是循环访问不同bank,每个bank一次只访问不太长的时间。但是这个参数限制了我们轮询bank不可过快。   tRRD – The minimum time interval between successive ACTIVE command to different banks. 不同bank的ACTIVE命令间的最小延迟。   tRFC – REFRESH to ACTIVE or REFRESH command period. REFRESH 命令的周期,发起refresh命令后这么长时间不可再次激活。   tEFI – Maximum average periodic refresh(7.8us/3.9us). 最大的平均刷新间隔时间,在高温下需要更频繁的刷新以保证DRAM ‘hold’ 住数据。   tWR – write recovery time. 它定义了最后一次写突发到向同一bank发起PRECHARGE命令的最小时间。   tWTR – Delay from start of internal write transaction to internal READ command. 写切换到读的延迟。   tRTP – READ to PRECHARGE time. 读命令到“预充电”命令间的延迟,它从READ命令AL个时钟周期后开始计算。   tCCD – any READ to READ command delay or WRITE to WRITE command delay. 任何读与读之间或写与写之间的延迟。   tDAL – Auto precharge write recovery + precharge time. Auto-precharge模式下写恢复和预充电时间的和。      
  • 热度 8
    2010-2-2 10:59
    2220 次阅读|
    2 个评论
    玩过 DDR 的兄弟姐妹们都知道, DDR 有可能是计算机所有接口里面最难测试的,为什么呢?   1)       BGA 封装难探测 以前的 DDRI 是相当地厚道滴,它的芯片采用的是 TSOP 封装,也就是管脚露在芯片两侧的,测试起来相当的方便; DDRII 和 III 就不一样了,它采用的是 BGA 封装,所有焊点是藏在芯片的底部的,对于我们测试者来说,必须使得在内存或者是主板在样品设计的时候预留出测试点,或者刮开 PCB 板才能探测,相当地不方便;   2)       DDR 读写难分离 和 Sata, PCIE,USB3.0 等其他高速串行总线不一样 , DDR 在接口上,是不区分 Tx 和 Rx 的,读写双向的数据全部都搁在 DQS 和 DQ 上。因此,在 DDR 读写 burst 分析之前,首先得把 read burst 和 write burst 分离出来。我们知道,示波器是不能区分信号的方向的,那我们怎么样对 DDR 进行读写分离呢?   对于第一个问题,泰克在推出了 socket 式的 BGA interposer( 通俗地说,就是 DDRII/III 的测试夹具 ) ,把芯片所有的测试点全部路由到夹具的两侧,且 socket 式的 interposer 可以允许你在夹具上随意更换 DRAM 芯片,而不需要重新焊接;   关于 BGA 夹具,我们在以后的 DDR 连载再继续为大家详细介绍,这次发个图混个脸熟先(如图一) J       图一   回到第二个问题,我们该怎么实现 DDR 的快速的便捷的分离?在读写分离之前,我们必须得知道 DDR 读写信号之间的特征差异。       图二   玩过 DDR 的朋友,都可以一眼都识别到上图左边的是 Read burst, 右边的是 Write burst 。读写 burst 存在以下的特征差异(如图二): 1)   幅度的差异 : 由于我们一般在 DRAM 端进行测试,写数据从 memory controller 出来,经过了主板 PCB 板,内存插槽和内存条 PCB 板,到达 DRAM 颗粒的时候,已经被衰减了(因为 PCB 板也是个低通滤波器,它本身的带宽也是有限的,会滤掉高频信号,使得信号本身的幅度和斜率降低),而读数据刚刚从 DRAM 出来,还没有经过任何的衰减,因此读数据的幅度要大于写数据;   2)   斜率的差异 : 读数据的斜率大于写数据。理由同上;   3)   相位关系 : 写数据是 DQS 和 DQ centre-align( 中间对齐 ), 读数据 DQS 和 DQ 是 edge align( 边沿对齐 ) , memory controller 在接收到内存的读数据时,在 controller 内部把 DQS 和 DQ 的相位错开 90 度,实现中间对齐来采样(这个过程示波器就看不到咯);   4)   DQS preamble 的宽度 : 在每次的 burst 之前, DQS 会从高阻态切换到一段负脉冲,然后才开始正常的读写。这段负脉冲,我们叫做 preamble ( preamble 实际上是在读写前, DQS 提前通知 DRAM 芯片或者是 controller: 哥们,准备干活了)。一般说来,读数据 DQS 的 preamble 宽度要大于写数据。 当然,对于 DDR3, 情况就更简单了。因为在 DDR3 中,读数据的 preamble 是负脉冲,写数据的 preamble 是正脉冲。 现在我们知道了 DDR 读写之间的信号差异, 就可以利用泰克独有的 PinPoint AB 两级触发,根据上述四种差异的其中一种,分离读写。   利用 PinPoint Runt( 欠幅触发 ) 实现 DDR2 读写分离 (幅度大的为 Read, 幅度小的为 Write ,如图三)   DDR2 Read burst   DDR2 Write burst 图三         利用 PinPoint Windows( 窗口触发 ) 实现 DDR3 读写分离 (DQS preamble 正脉冲为 Write, 负脉冲为 Read ,如图四 )       图四   可见泰克齐得窿咚强的 Pinpoint 触发(卖一下瓜先 J )把 DDR 纠结在一起的读写完美地分离开。但是有时候会出现个小问题,打个比方,我们要分离红豆和土豆,很简单吧,但是如果要分离红豆和绿豆呢?似乎就有点难度了。   DRAM 芯片应用的范围非常广,有些 DRAM 芯片和 controller 之间的距离非常非常的短,那么读和写之间的幅度差异和斜率差异就非常非常小了,这个时候无论你用 T 牌, A 牌还是 L 牌的筛子想分离红豆绿豆,都存在不小的难度。   咋办呢?其实除了刚才我们说到的 DDR 读写的四大差异外,其实还有一个我们平时不大注意的差异,那就是 Write 命令后,经过一个 latency ,紧跟的肯定是写数据, Read 命令后经过一个 latency ,紧跟的肯定也是读数据(不可能红豆的豆种放下地里,长出来的是绿豆吧,也不可能你锅里放的是绿豆,煮出来变红豆汤吧 -_-!!! )。也就是说,我们如果能稳定地触发读命令或者是写命令,也就能稳定地捕获到分离后的读数据或是写数据。   我们知道, DDR 是由于四个命令线 CS#( 片选 ) , RAS#( 行选通 ) , CAS#( 列选通 ) 和 WE#( 写使能 ) 来组成命令总线的,但是问题又一次摆在我们面前了,传统上,示波器都只有四个通道,除了量测 DQS 和 DQ (有些时候还要加上 CLK )后,还剩余两个通道了,根本无法再另外捕获四条命令线了。   或许,它能帮助到您。   图五     泰克的 MSO70000 系列除了继承了 DPO70000 光荣的优良传统,提供四个高带宽高采样率的模拟通道外, 还增加了 16 根高性能的逻辑通道 。因此,我们能 利用 MSO 的逻辑通道捕获 DDR 四根命令线,解码 DDR 命令,分离出 MSO 模拟通道捕获的的数据总线 (DQS 和 DQ) , 如图六, MSO 能轻松解码 DDR 命令,从此告别命令线枯燥的 0101 或者是高低高低显示; 图六     在 Tek 传统的 Pinpoint 触发上,增加了 Bus 总线触发。在 Bus 总线触发上,罗列了所有 DDR 命令,包括 Write, Read, Active, Precharge 等等。如图七,就是利用了 Bus 总线触发,触发 DDR3 的 Write 命令,因此能把 DDR3 的 Write burst 分离出来。利用余辉显示或者是 Tek 的 DPX 功能,还能实现 DDR 读写数据的稳定的触发和累积 , 得到 DQ 的眼图(如图八)   图七       图八      小结 : MSO 70000 为我们 DDR 的测试和分析提供了另外一种便捷的方法,即可以实现 DDR 命令的解码,也可以迅速“秒杀”分离 DDR 的读写。当然,我们也可以使用手动的 Pinpoint 触发,或者使用泰克最新的 DDRA 自动化软件来做 DDR 读写分离和一致性的测试和分析。关于 DDRA 自动化软件介绍,我们在下次的连载再为大家介绍吧。   MSO70000 实现 DDR 读写分离,就是这么的简单,我用完以后是这样,你用完以后也是这样 ^_^
相关资源
  • 所需E币: 2
    时间: 2021-4-14 22:51
    大小: 770.71KB
    上传者: stanleylo2001
    存储器DDR发展史简介.zip
  • 所需E币: 0
    时间: 2021-4-13 17:55
    大小: 1.17MB
    上传者: Argent
    Mentor在电子电路设计,PCB设计制作在业内有很大的影响力,本专题是Mentor在电路原理图与PCB设计的参考资料,仅供参考。
  • 所需E币: 0
    时间: 2021-4-8 20:51
    大小: 758.88KB
    上传者: LGWU1995
    存储器DDR发展史简介.rar
  • 所需E币: 5
    时间: 2021-4-6 22:29
    大小: 920.54KB
    上传者: kaidi2003
    013存储器DDR发展史简介.pdf
  • 所需E币: 0
    时间: 2021-3-25 03:19
    大小: 1.02MB
    上传者: stanleylo2001
    Mentor_HyperLynxSIDDRSerDes与通用信号完整
  • 所需E币: 4
    时间: 2021-1-31 19:26
    大小: 481.32KB
    上传者: Home
    RKddr支持的器件
  • 所需E币: 0
    时间: 2020-12-19 23:06
    大小: 236.56KB
    上传者: samewell
    DDR硬件设计要点 1.电源DDR的电源可以分为三类:a主电源VDD和VDDQ,主电源的要求是VDDQ=VDD,VDDQ是给IObuffer供电的电源,VDD是给但是一般的使用中都是把VDDQ和
  • 所需E币: 0
    时间: 2020-12-19 23:25
    大小: 271.01KB
    上传者: samewell
    STM32MP1系列_DDR_配置应用手册
  • 所需E币: 4
    时间: 2020-11-17 22:20
    大小: 284.5KB
    上传者: xgp416
    DDR硬件设计要点资源大小:284.5KB[摘要]DDR的电源可以分为三类:a>主电源VDD和VDDQ,主电源的要求是VDDQ=VDD,VDDQ是给IObuffer供电的电源,VDD是给但是一般的使用中都是把VDDQ和VDD合成一个电源使用。有的芯片还有VDDL,是给DLL供电的,也和VDD使用同一电源即可。电源设
  • 所需E币: 0
    时间: 2020-11-12 00:12
    大小: 374.96KB
    上传者: bwj312
    STM32MP1系列_DDR_配置应用手册
  • 所需E币: 1
    时间: 2020-9-4 17:09
    大小: 842.5KB
    上传者: zendy_731593397
    DDRLayoutrule布线规则
  • 所需E币: 0
    时间: 2020-9-3 01:40
    大小: 880.73KB
    上传者: kaidi2003
    DDRSDRAM–设计优势与信号完整性挑战.pdf
  • 所需E币: 0
    时间: 2020-7-2 20:12
    大小: 1.11MB
    上传者: samewell
    Mentor_HyperLynxSIDDRSerDes与通用信号完整.pdf
  • 所需E币: 3
    时间: 2019-12-25 21:34
    大小: 625.77KB
    上传者: quw431979_163.com
    Features:•AMCC440EPupto533MHzand440GRupto667MHz•PCISlotforperipheralcardexpansion•256MBDDRSDRAM•32MBFlash•NVRAM32,128,or512kb;Real-TimeClock•210/100BaseTEthernetports•USB2.0DeviceInterface•USB1.1HostSupporton440EPprocessor•TwoRS-232serialports•SerialEEPROMI2C•SerialTemperatureI2C•I2C/SPIWiredtoHeaderforUserExpansion•2banksofDipswitchesforboardconfigurationanduseroptions•JTAGRISCWatchandRISCTracesupport,MictorConnectorcompatiblewithGreenhillsSuperTraceProbe•BCSRControlandStatusRegisters•5Vwallcubepowersupply•Mechanical5”x7”……
  • 所需E币: 5
    时间: 2019-12-27 20:53
    大小: 112.97KB
    上传者: 16245458_qq.com
    LTC3717DDR终端电源可提供高效、快速负载瞬态响应。如果电源小于5V,LTC3718可被采用。LTC3718为5VMOSFET门极电源集成了LTC3717的1.2MHz升压稳压控制器。如果输入电压在3.3V至8V之间,则可采用LTC3831电压模式同步升压跟踪控制器。advertisementWideInputRange,HighEfficiencyDDRTerminationPowerSupplyAchievesFastTransientResponse……
  • 所需E币: 4
    时间: 2019-12-28 19:23
    大小: 1.55MB
    上传者: 238112554_qq
    EmbeddedACPICompliantDDRPowerGenerationUsingtheISL6548AandISL6506EmbeddedACPICompliantDDRPowerGenerationUsingtheISL6548AandISL6506ApplicationNoteJanuary15,2007AN1285.0Author:DouglasMattinglyIntroductionAstherearesevenregulatedrails,itisdifficulttoexerciseandmonitorallofthematthesametime.Theuserma……
  • 所需E币: 5
    时间: 2019-12-28 19:38
    大小: 128.5KB
    上传者: 238112554_qq
    本文以LTC3876为例,介绍了一种DDR电源解决方案。DualDC/DCControllerforDDRPowerwithDifferentialVDDQSensingand±50mAVTTReferenceDesignNote1026DingLiIntroductionHighEfficiency,4.5Vto14VInput,DualOutputTheLTC3876isacompleteDDRpowersolution,DDRPowerSupplycompatiblewithDDR1,DDR2,DDR3andDDR4lowerFigure1showsaDDR3powersupplythatoperatesvoltagestandards.TheICincludesVDDQandVTTDC/froma4.5Vto14Vinput.Figure2showsefficiencyDCcontrollersandaprecisionlinearVTTreference.curvesfordiscontinuousandforcedcontinuous……
  • 所需E币: 3
    时间: 2019-12-25 17:16
    大小: 2.87MB
    上传者: 978461154_qq
       ThismanualprovidescomprehensiveinformationabouttheAltera?EPXA10DDRdevelopmentboard.……
  • 所需E币: 5
    时间: 2019-12-25 17:09
    大小: 926.01KB
    上传者: wsu_w_hotmail.com
       Inmodernembeddedsystems,synchronousdynamicRAM(SDRAM)providesaninexpensivewayofincorporatinglargeamountsofmemoryintoadesign.TherearetwofunctionaltypesofSDRAM,singledatarate(SDR),anddoubledatarate(DDR).DDRSDRAMisanewertechnologythatiscapableofmuchhigherdatathroughputthanSDRSDRAM.……
  • 所需E币: 4
    时间: 2019-12-28 23:52
    大小: 89KB
    上传者: rdg1993
    Pre-biassoftstarthasbecomeanimportantfeatureinredundantpowersupplysystems,parallelpowersupplymodules,batteryback-upvoltagebuses,andotherapplicationswheremultiplepowersourcessupplyonenode.Specifically,pre-biassoftstartensuresthatnooutputcapacitordischargingoccursduringthesoftstartperiodofadc/dcconverter.Dischargingtheoutputcapacitorcouldcreateeitherstartuposcillationproblemsatcoldstartorlargevoltagedisturbancesontheoutputvoltagebusathotplug-in.Preventingoutputcapacitordischargehasbecomeacommonrequirementinpoint-of-loadpowersupplydesigns.……
广告