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新世代主流内存：DDR5的主要应用范围 从高端服务器、消费者级PC乃至于物联网设备，DDR5内存的应用范围正持续不断地向外扩散，其成长显著的发展潜力和市场吸引力令人难以忽视。显而易见的是，随着技术的进步和研发成本的降低，DDR5势必将在未来几年内逐渐取代DDR4，成为新的主流内存标准。 DDR5的主要应用范围说明如下： ■ 高性能计算和服务器市场 高性能计算(HPC)和服务器领域对于更快的内存速度和更大的带宽需求非常敏感，因此DDR5的推出为这些应用带来了明显的性能提升。 ■ 数据中心和云计算 随着需要处理大量数据和多任务操作的数据中心和云计算服务的应用需求不断增加，具备高速、高效能与耐久性等优势的DDR5便成为提升整体系统性能的理想选择。 ■ 消费者级PC市场 当DDR5内存的市场价格逐渐趋向合理，便代表DDR5开始踏入消费者级PC市场。随着新一代CPU和主板已可开始支持DDR5，这也意味着DDR5将逐渐取代目前主流的DDR4内存。 ■ 物联网(IoT)和边缘计算 随着物联网设备和边缘计算的普及，DDR5内存的高效能和低功耗特性自然成为这些应用的第一首选。其主要原因是，这些场景中的设备皆需要快速的数据处理能力和较低的能耗，而DDR5能够有效地满足这些需求。 导入过程中面临的挑战 虽然DDR5拥有十足的技术潜力与性能优势，但在采用和应用过程中，仍然有一些潜在风险与挑战尚待厂商克服，而其中的技术验证和兼容性问题更是许多导入者的心腹大患。 以百佳泰近期合作的实际个案为例，该客户是一家消费性PC制造商。为满足市场对高性能的要求，他们在新产品中导入了DDR5内存。然而，他们在开发前期的验证中却遭遇到了诸多问题，以致于无法有效定位问题原因。 制造商在经过各种努力后，却始终无法找到根本原因。为有效改善此问题，需要专业技术咨询协助他们解决难题。 DDR5导入过程中，主要面临以下挑战： ■ 无法有效定位问题原因 在验证过程中遇到了多种问题，包括系统不稳定、崩溃、内存错误等。然而，他们无法有效定位问题的根本原因，这导致了大量的时间和资源浪费。 ■ 缺乏完整的验证设备与环境 验证设备环境并不完整，由于缺乏一些必要的测试设备。这使得他们无法针对DDR5系统进行全面性的测试，也进而增加发现问题的难度。 ■ 欠缺DDR5导入设计经验 缺乏DDR5导入方面的设计经验，这导致他们在设计过程中遇到了许多问题。 面对DDR5导入过程中遇到的难题借助专业系统的测试检验方案，如： 准确的问题分析与定位，全面的DDR5讯号检验 ，严谨的设计审查 等，便可突破产品升级的瓶颈。

原创声明 作者：曾威华 Wing Tseng 在开始介绍 DDR 之前，首先要了解内存的功用为何。大多数的 3C 产品在运作时，会将正在使用的程式存放到一个短期数据储存区，该空间即为内存，所以有了内存的运用能使 3C 产品更快速的切换程序以方便使用。 内存的历史 图一为内存的种类及发展史： 图一：内存的种类及发展史 内存(Memory)又可分为 DRAM(Dynamic Random Access Memory)动态随机存取内存和 SRAM (Static Random Access Memory)静态随机存取内存两种。两种都是挥发性的内存，SRAM 的主要使用 flip-flop 正反器，通常用于快取 (Cache)，而 DRAM 则是使用电容器及晶体管组成。RDRAM (Rambus DRAM)因较为少见也非本篇文章主角，其他还有早期的 FP RAM、EDO RAM 也就不多作介绍。 DRAM 中又以 SDRAM(Synchronous Dynamic Random Access Memory)同步动态随机存取内存在近几年来最广为使用，SDRAM 最重要的就是能够“同步”内存与处理器(CPU)的频率，让 SDRAM 频率可超过 100MHz 使传输数据更能实时到位。SDRAM 亦可称为 SDR SDRAM(Single Data Rate SDRAM)。 DDR(Double Data Rate)其实指的是 DDR SDRAM(Double Data Rate SDRAM)，SDRAM 及 DDR 主要差异有三点整理如下： 目前负责订定 DDR 规范的协会为 JEDEC(Joint Electron Device Engineering Council)，但现在它的全名则是 JEDEC 固态技术协会(JEDEC Solid State Technology Association)。 DDR 历代规格介绍 有了内存的认识之后，这边将历代 DRAM 的规格整理如下： 历代演进除了传输速率越来越快还有工作电压越来越低，内存Topology在DDR2之前Command/Address和Clock用T-Branch分支方式传给每一个内存颗粒，但在DDR3之后 Command/Address和Clock则改用 Fly-by串列给每一个内存颗粒。 另外内存链接形式在 DDR3 之前采用处理器(CPU)同时与多个内存芯片控制器链接的“多重分支”，但在DDR4 之后每个内存芯片控制器有单独与 CPU 链接的通道，即为“点对点”的连结形式。 DDR 主要讯号介绍 DDR 的讯号类型主要分为以下五种如下： Note: 读取(Read)时，DQ 和 DQS 为同相位。写入(Write)时，DQ 和 DQS 会有 90 度的相位差。 DDR 种类 目前 DDR 种类大致分为以下三种： 最后将 DDR 与 LPDDR 历代工作电压值整理： 参考文献： Low Power Double Data Rate SDRAMStandard(LPDDR), JESD209B, February 2009 Low Power Double Data Rate 2(LPDDR2),JESD209-2F, April 2011 DDR3 SDRAM Standard, JESD79-3F, July2010 Low Power Double Data Rate 3(LPDDR3),JESD209-3C, August 2013 DDR4 SDRAM, JESD79-4, September 2012 Low Power Double Data Rate 4(LPDDR4),JESD209-4B, November 2015 Low Power Double Data Rate 5(LPDDR5),JESD209-5, February 2019 本文件中规格特性及其说明若有修改恕不另行通知。

当电源和DDR成为硬件设计最头痛的问题 ——技术分享沙龙第一季：从同步开关噪声来优化电源设计   PI设计，在2000年左右的时候在国内还没有推广起来，因为搞来搞去可能就节省了几个电容，一些大公司其实根本都不在乎那几个电容。然而，在近几年，由于Core电压的降低(到了零点几伏的水平)，电源的波动的影响就越来越大，这就使得PI在高速设计中越来越受到大家的重视。 电子工程专辑编辑部组织的eeClub(电子工程师俱乐部)技术分享沙龙第一季于上周五(4月19日)正式与工程师朋友们见面。本期的主题为： 从同步开关噪声来优化电源设计。(视频分享见博文最末)   (电子工程专辑主分析师张迎辉 Mike 作为交流会的主持人开场)   首先带来技术分享的是来自一博科技公司的两位工程师，其中一位 是一博科技的技术总监， 也是我们网站的知名博主吴均Bruce ( Bruce谈高速 )， 他拥有15年高速PCB设计与仿真经验， 他今天主要是为大家答疑解惑的；而另一位周红伟是 SSN仿真设计 工程师，则主要负责今天PPT演讲的讲解。     Bruce表示，通过工作中客户们的反馈，他发现，目前做硬件时最令人头痛的两大问题就是电源和DDR。因此，当天的主题就围绕下面这些问题展开。     此次交流会的选题带有一定争议性，这也为今天的交流讨论提供更多空间。     与普通的研讨会不同，本次交流会是电子工程专辑特别为工程师们量身打造，参与的工程师都是拥有多年的技术设计经验和背景，大家都是带着自己的疑问参与其中。Bruce将大家前期的问题总结了一下，呈现如下：     “如何理解电容”大讨论   通常，在不少技术理解时，大家会很乐意“打比方‘，但是，现场的几位工程师，包括Bruce、王绍伟(知名博主 凤舞天 )都认为所有的比喻都是由局限的，“溯源”才是最重要的。于是，通过讨论，大家认为可以从“储能”、“阻抗”、“滤波”等方式来理解电容。   交流会也有彩蛋：   针对上面提到的“溯源”，凤舞天认为，如果从“电磁场”的概念来理解这些问题，一切都会变得很简单。他更随即为大家解释了一下他所理解的电容——小编只得承认，太牛了(下面视频为证哦)。       周工带来的演讲从同步开关噪声来优化电源设计此处省去10W字，因为，博文末尾有全程的视频呈现给大家~~     中场休息，大家扎堆讨论中~~     电子工程专辑总编张毓波Yorbe，现场捧场，而且听得相当入神~~会中，总编通过微博表示， @Yorbe张毓波 :讨论的技术非常细节化，实战加理论太强大，可以避免很多设计和制造的弯路。我都想再去设计一个电源了。。。至少当初选滤波电容时肯定没考虑过电流频谱。     最后上一张活动大合影，小编很荣幸在此与这么多位技术高手们共享这场技术盛宴，开始期待第二季~~   另外，对于活动的形式和主题，都欢迎大家提建议~~您下次希望和更多精英工程师探讨什么问题呢？意见征集中~~直接评论此博文，或者邮件anahu@globalsources.com。   讲座与讨论视频分享：      

DDR系列SDRAM存储芯片的高速率、高集成度和低成本使其理所当然成为存储芯片的一霸。在PC和消费电子领域当然是不必说，它被称为“主存”。其实，随着通信设备价格战愈演愈烈，在看起来水有点深的通信设备上，DDR系列存储芯片（当前主流是DDR3 SDRAM）也成为首选。很多网络处理芯片都需要配套的存储芯片来进行数据的缓存。比如流量管理芯片（Traffic Management）在决定允许哪个数据包通过时，数据包的内容是被缓存着的。或者路由转发芯片要根据IP地址查找路由表决定一个数据包的去向，这个路由表也需要缓存。因为前面说的优点，DDR系列成为这些缓存的首选。 当然，世上没有完美 ，DDR也是如此。甚至可以说DDR的效率是一个世界性难题。所以，在上面提到的那些芯片的设计中，DDR存储控制器的设计是其中重要的一部分。在探讨提高访问效率的方法前，我们先看看DDR有哪些主要的影响访问效率的时间参数。 tRCD - ACTIVE to internal READ/WRITE激活命令到内部读写命令之间的延迟。每一次对DDR3读写操作前必须确保是处于Active状态的。   tRC – 同一bank内2次ACTIVE命令间的最小延迟，就是说，我们不能过于频繁的激活同一bank的同一行或不同行。   tRAS – ACTIVE to Precharge command period. ACTIVE命令到PRECHARGE命令之间的最小时间。   tRP – PRECHARGE command period. PERCHARG命令的处理周期，在此周期内不能对正在进行precharge的bank作任何操作。   tFAW – No more than 4 bank ACTIVE commands may be issued in tFAW. 这意味着我们不能以太小的时间间隔连续发ACTIVE命令。提高访问效率一个很有效的手段就是循环访问不同bank，每个bank一次只访问不太长的时间。但是这个参数限制了我们轮询bank不可过快。   tRRD – The minimum time interval between successive ACTIVE command to different banks. 不同bank的ACTIVE命令间的最小延迟。   tRFC – REFRESH to ACTIVE or REFRESH command period. REFRESH 命令的周期，发起refresh命令后这么长时间不可再次激活。   tEFI – Maximum average periodic refresh(7.8us/3.9us). 最大的平均刷新间隔时间，在高温下需要更频繁的刷新以保证DRAM ‘hold’ 住数据。   tWR – write recovery time. 它定义了最后一次写突发到向同一bank发起PRECHARGE命令的最小时间。   tWTR – Delay from start of internal write transaction to internal READ command. 写切换到读的延迟。   tRTP – READ to PRECHARGE time. 读命令到“预充电”命令间的延迟，它从READ命令AL个时钟周期后开始计算。   tCCD – any READ to READ command delay or WRITE to WRITE command delay. 任何读与读之间或写与写之间的延迟。   tDAL – Auto precharge write recovery + precharge time. Auto-precharge模式下写恢复和预充电时间的和。      

玩过 DDR 的兄弟姐妹们都知道， DDR 有可能是计算机所有接口里面最难测试的，为什么呢？   1)       BGA 封装难探测 以前的 DDRI 是相当地厚道滴，它的芯片采用的是 TSOP 封装，也就是管脚露在芯片两侧的，测试起来相当的方便； DDRII 和 III 就不一样了，它采用的是 BGA 封装，所有焊点是藏在芯片的底部的，对于我们测试者来说，必须使得在内存或者是主板在样品设计的时候预留出测试点，或者刮开 PCB 板才能探测，相当地不方便；   2)       DDR 读写难分离 和 Sata, PCIE,USB3.0 等其他高速串行总线不一样 , DDR 在接口上，是不区分 Tx 和 Rx 的，读写双向的数据全部都搁在 DQS 和 DQ 上。因此，在 DDR 读写 burst 分析之前，首先得把 read burst 和 write burst 分离出来。我们知道，示波器是不能区分信号的方向的，那我们怎么样对 DDR 进行读写分离呢？   对于第一个问题，泰克在推出了 socket 式的 BGA interposer( 通俗地说，就是 DDRII/III 的测试夹具 ) ，把芯片所有的测试点全部路由到夹具的两侧，且 socket 式的 interposer 可以允许你在夹具上随意更换 DRAM 芯片，而不需要重新焊接；   关于 BGA 夹具，我们在以后的 DDR 连载再继续为大家详细介绍，这次发个图混个脸熟先（如图一） J       图一   回到第二个问题，我们该怎么实现 DDR 的快速的便捷的分离？在读写分离之前，我们必须得知道 DDR 读写信号之间的特征差异。       图二   玩过 DDR 的朋友，都可以一眼都识别到上图左边的是 Read burst, 右边的是 Write burst 。读写 burst 存在以下的特征差异（如图二）： 1）   幅度的差异 : 由于我们一般在 DRAM 端进行测试，写数据从 memory controller 出来，经过了主板 PCB 板，内存插槽和内存条 PCB 板，到达 DRAM 颗粒的时候，已经被衰减了（因为 PCB 板也是个低通滤波器，它本身的带宽也是有限的，会滤掉高频信号，使得信号本身的幅度和斜率降低），而读数据刚刚从 DRAM 出来，还没有经过任何的衰减，因此读数据的幅度要大于写数据；   2）   斜率的差异 : 读数据的斜率大于写数据。理由同上；   3）   相位关系 : 写数据是 DQS 和 DQ centre-align( 中间对齐 ), 读数据 DQS 和 DQ 是 edge align( 边沿对齐 ) ， memory controller 在接收到内存的读数据时，在 controller 内部把 DQS 和 DQ 的相位错开 90 度，实现中间对齐来采样（这个过程示波器就看不到咯）；   4）   DQS preamble 的宽度 : 在每次的 burst 之前， DQS 会从高阻态切换到一段负脉冲，然后才开始正常的读写。这段负脉冲，我们叫做 preamble （ preamble 实际上是在读写前， DQS 提前通知 DRAM 芯片或者是 controller: 哥们，准备干活了）。一般说来，读数据 DQS 的 preamble 宽度要大于写数据。 当然，对于 DDR3, 情况就更简单了。因为在 DDR3 中，读数据的 preamble 是负脉冲，写数据的 preamble 是正脉冲。 现在我们知道了 DDR 读写之间的信号差异， 就可以利用泰克独有的 PinPoint AB 两级触发，根据上述四种差异的其中一种，分离读写。   利用 PinPoint Runt( 欠幅触发 ) 实现 DDR2 读写分离 （幅度大的为 Read, 幅度小的为 Write ，如图三）   DDR2 Read burst   DDR2 Write burst 图三         利用 PinPoint Windows( 窗口触发 ) 实现 DDR3 读写分离 (DQS preamble 正脉冲为 Write, 负脉冲为 Read ，如图四 )    　 　图四   可见泰克齐得窿咚强的 Pinpoint 触发（卖一下瓜先 J ）把 DDR 纠结在一起的读写完美地分离开。但是有时候会出现个小问题，打个比方，我们要分离红豆和土豆，很简单吧，但是如果要分离红豆和绿豆呢？似乎就有点难度了。   DRAM 芯片应用的范围非常广，有些 DRAM 芯片和 controller 之间的距离非常非常的短，那么读和写之间的幅度差异和斜率差异就非常非常小了，这个时候无论你用 T 牌， A 牌还是 L 牌的筛子想分离红豆绿豆，都存在不小的难度。   咋办呢？其实除了刚才我们说到的 DDR 读写的四大差异外，其实还有一个我们平时不大注意的差异，那就是 Write 命令后，经过一个 latency ，紧跟的肯定是写数据， Read 命令后经过一个 latency ，紧跟的肯定也是读数据（不可能红豆的豆种放下地里，长出来的是绿豆吧，也不可能你锅里放的是绿豆，煮出来变红豆汤吧 -_-!!! ）。也就是说，我们如果能稳定地触发读命令或者是写命令，也就能稳定地捕获到分离后的读数据或是写数据。   我们知道， DDR 是由于四个命令线 CS#( 片选 ) ， RAS#( 行选通 ) ， CAS#( 列选通 ) 和 WE#( 写使能 ) 来组成命令总线的，但是问题又一次摆在我们面前了，传统上，示波器都只有四个通道，除了量测 DQS 和 DQ （有些时候还要加上 CLK ）后，还剩余两个通道了，根本无法再另外捕获四条命令线了。   或许，它能帮助到您。   图五     泰克的 MSO70000 系列除了继承了 DPO70000 光荣的优良传统，提供四个高带宽高采样率的模拟通道外， 还增加了 16 根高性能的逻辑通道 。因此，我们能 利用 MSO 的逻辑通道捕获 DDR 四根命令线，解码 DDR 命令，分离出 MSO 模拟通道捕获的的数据总线 (DQS 和 DQ) ， 如图六， MSO 能轻松解码 DDR 命令，从此告别命令线枯燥的 0101 或者是高低高低显示； 图六     在 Tek 传统的 Pinpoint 触发上，增加了 Bus 总线触发。在 Bus 总线触发上，罗列了所有 DDR 命令，包括 Write, Read, Active, Precharge 等等。如图七，就是利用了 Bus 总线触发，触发 DDR3 的 Write 命令，因此能把 DDR3 的 Write burst 分离出来。利用余辉显示或者是 Tek 的 DPX 功能，还能实现 DDR 读写数据的稳定的触发和累积 , 得到 DQ 的眼图（如图八）   图七       图八　     小结 : MSO 70000 为我们 DDR 的测试和分析提供了另外一种便捷的方法，即可以实现 DDR 命令的解码，也可以迅速“秒杀”分离 DDR 的读写。当然，我们也可以使用手动的 Pinpoint 触发，或者使用泰克最新的 DDRA 自动化软件来做 DDR 读写分离和一致性的测试和分析。关于 DDRA 自动化软件介绍，我们在下次的连载再为大家介绍吧。   MSO70000 实现 DDR 读写分离，就是这么的简单，我用完以后是这样，你用完以后也是这样 ^_^