标签: pcb设计误区

1、关于等长与等时 绕线系列的第一篇文章发完之后，就开始准备美国研讨会，然后就是长达一个月的出差。终于有时间继续这个话题了，先来看看之前大家的回复，我隐去了回复者的名字，只保留了答案：   游戏开始，大家直接回复“高速先生”，列举下自己做过的，或者认可的等长设计要求，之前的部分答复如下：       …… …… 之前也提过，现在流行重要的事情说三遍： 1、 等长从来都不是目的，系统要求的是等时……  2、 除了差分对内的等时是为了相位之外，绝大多数的等时都是为了时序！ 3、 为了时序而绕线，就一定要搞通时序关系，看懂时序图   每次看到时序图的时候，都会眼前一黑有没有？   时序是大家非常头痛，也觉得非常复杂的话题，所以高速先生小陈在之前的时序话题中试图用两对恋人的恋爱关系来解释时序问题，绕口令式的比喻不知道有多少人真正看懂了？给我的感觉是80、90后们好像很快领悟了小陈的意思，而70后们普遍表示更晕了有没有。   想把时序问题简单讲清楚，是一个巨大的挑战，高速先生的精神就是迎难而上，前仆后继。我的目标是不给大家看复杂的时序图，也不引用什么比喻联想，让大家简单理解时序。     借用一张很好的图，一下子看懂主要的三种时序系统（这里忽略应用较少的内同步时钟系统）   并行总线包括了早期的共同时钟和现在流行的源同步时钟，然后就是串行总线。区分三种系统也很简单，后续文章分别与大家一一道来。   2、共同时钟时序 共同时钟的并行总线，十几年前的技术，跟不上高速设计的 需求，但是现在还有一些应用，比如常见的Local bus基本是共同时钟总线。还有CPCI总线，PCIX总线，早期的SDRAM等。判断是否共同时钟总线的主要特征是：外部时钟分配器（或者FPGA）分 别送出时钟线到发送与接收芯片。如下图所示，能找到外部同步时钟的，一定是共同时钟总线。       共同时钟总线的时序特点是，时钟的上一个边沿，发送芯片打出数据，然后在下个时钟边沿，接收芯片接收数据。为了简化后面的理解，假定时钟达到驱动端和接收端的时间一致，也就是时钟线等长（这也是最常规的设计思路）。   影响时序的因素有Tco，Tskew，Tjitter，Tcrosstalk……，看起来很复杂，简单来说，只要满足两个条件，即可达成时序要求：   1、 一个时钟周期之内，数据要完成从驱动端发出，到达接收端，并有足够的建立时间 2、 第二个数据来到之前，前一个数据要有足够的保持时间   满 足条件1，就要求Tclk能包容数据到达所需的是所有时间，这些时间包括了数据输出延时（Tco），数据飞行时间（Tflighttime），数据保持时 间要求（Tsu），以及所有七七八八影响时序的因素（Tcrosstalk，Tjitter……），并且所有这些因素都要取最恶劣情况。   TPCB skew+Tclock skew +Tjitter +Tco data +Tflt data +Tsetup 满足条件2，就是下个数据最快会在最小数据输出延时（Tco min）加上最小数据飞行时间（Tflighttime min）之后达到，数据必须在下个数据达到之前有足够的保持时间。 Tco data +Tflt data +Tclock skew+Tpcb skewThold 真正设计的时候，我们需要从器件手册查找相应的数据来进行时序计算。从理解角度来说，却不用那么复杂。     0.3ns 上图是一个实际案例计算后的结果，我们从中只要看懂两个事情：   一、共同时钟总线时序关系随着TClk的减小，难度急剧加大。33M、66M的共同时钟总线，适度关注拓扑结构和端接来保证信号质量就够了，不需要任何绕线。100M以上的共同时钟总线时序开始变得紧张，133M以上的系统，建议一定要做时序分析，否则风险很大。   二、共同时钟总线时序是对总长的要求，不是等长，借用Cadence Allegro的规则管理器来解释，共同时钟总线最合适的电子规则是Total Etch Length，而不是我们常用的各种Propagation Delay。   注：100M 或者133M以上的时候，由于时序非常紧张，有可能通过控制外部时钟Skew（布线或者调整寄存器）的方式来调节时序，这时对以上不等式两边进行调整的过 程中会涉及到总长的差异问题。但是也还是用Total Etch Length的规则来约束设计，而不是Propagation Delay     讲了这么多，大家继续晕菜有没有？想把时序讲简单，是不是Mission Impossible？ 还是简单总结一下：   1、共同时钟总线时序关系随着速率增加，时钟周期减小，设计难度增加 2、共同时钟总线时序是对总长的要求，一般情况下可以理解为尽量走短；没有等长要求。 3、如果因为时序调整的原因，需要绕线的时候，尽量保证长线不要绕的更长 4、100M以上的共同时钟总线，建议进行时序计算，避免风险   PCB设计十大误区-绕不完的等长系列 PCB设计十大误区-绕不完的等长（五） http://www.edadoc.com/cn/jswz/show_797.html PCB设计十大误区-绕不完的等长（四） http://www.edadoc.com/cn/jswz/show_786.html PCB设计十大误区-绕不完的等长（三） http://www.edadoc.com/cn/jswz/show_784.html PCB设计十大误区-绕不完的等长（一） http://www.edadoc.com/cn/jswz/show_709.html   关于作者 深圳市一博科技有限公司专注于高速PCB设计、PCB制板、PCB帖片、焊接加工、物料供应等服务。www.edadoc.com

作者：吴均  一博科技高速先生团队队员 关于等长 第一次听到“绕等长工程师”这个称号的时候，我和我的小伙伴们都惊呆了。每次在研讨会提起这个名词，很多人也都是会心一笑。   不知道从什么时候起，绕等长成了一种时尚，也成了PCB设计工程师心中挥不去的痛。需要等长设计的总线越来越多，等长的规则越来越严格。5mil已经不能满足大家的目标了，精益求精的工程师们开始挑战1mil，0.5mil……还听过100%等长，没有误差的要求。   为什么我们这么喜欢等长？打开PCB设计文件，如果没有看到精心设计的等长线，大家心中第一反应应该是鄙视，居然连等长都没做。也有过在赛格买主板或者显卡的经验，拿起板子先看看电容的设计，然后再看看绕线，如果没有绕线或者绕线设计不美观，直接就Pass换另一个牌子。或许在我们的心中，等长做的好，是优秀PCB设计的一个体现。   做过一个非正规的统计（不过一博每年上万款PCB设计，我们的采样基本上也可以算做大数据了），稍微复杂一点的高速板子，绕等长要占据总设计时间的20%~30%。如果等长规则更严格，或者流程控制不好，做了等长之后再反复修改，这个时间还会更多。   2、那些年，我们一起绕过的等长 培训的时候，我们经常会玩一个游戏，游戏的名字叫做：那些年，我们一起绕过的等长……   说到等长要求，先说说什么是“裕量”哈。“裕量”是设计时保留的安全间距，百度百科的解释更简单：多出来一部分，就称之为裕量。到底要多多少，什么才是安全，那就见仁见智了。每个人的安全感不同，对“裕量”的定义就不一样。但是在时序设计的时候，有一个现象比较普遍，那就是裕量层层放大，比如产品经理可能要求等长范围是±100mil，项目经理可能就会更严格到±50mil，然后到具体的实施工程师，可能就变成±5mil了。碰到一些“安全感”不足的工程师，那就恨不得是完全等长，没有偏差。   所以，后面的讨论里面，我们不会太多纠结在等长到底是10mil还是±5mil，我们集中精力来看看哪些等长是没有必要的，哪些等长反而破坏了系统的时序设计要求。   大家可以直接回复本帖，列举下自己做过的，或者认可的等长设计要求，格式如下：DDR3-1600，要求同组数据线与DQS等长范围是±5mil，地址\控制\命令信号与CLK等长±25mil ……   时序设计这个话题会持续比较长时间，这篇文章先收集大家的观点，然后针对大家的观点来思考后续文章的构架，先谢谢大家的配合。        

作者：吴均  一博科技高速先生团队队长 温馨提示：记得看到最后哦！   先哲告诉我们，道法器术，学习要从道理和方法开始。现在社会是快餐型的学习方式，互联网时代，从来都不缺资料，缺的是一颗沉下来慢慢学习的心。“高速先生”一直以来坚持用简单浅显的话语，来解释高速设计的道理与方法。不过还是有呼声希望我们讲讲操作与技巧，讲讲设计中如何实现的1、2、3、4、5……在重视道理与方法的同时，我们也需要关注技巧，关注规则。这个专题，我们就来见见PCB设计中常见的那些误区。当然，作为“高速先生”，除了告诉大家做事情的技巧之外，我们还争取把道理也讲清楚。   其实一直有一个好玩的事情，就是在工作中，不少工程师说起设计规则来头头是道，追问一句为什么，好些人都哑口无言。前几天听罗胖子讲故事，说搜索引擎统计搜索词频率，排第一的是“how”，比“why”的搜索多出8倍。正因为大家不关心“why”，只照办“how”提供的步骤，那么很多规则知其然，不知其所以然就很正常啦。不少的规则，就这样被误用，导致设计中“过设计”“误设计”比比皆是。   这一期我们也来玩一个游戏，在“看得懂的高速设计”群体里面，征集大家平常设计中存在疑惑的设计规则。可以是自己做的设计，也可以是看到别人做的设计，或者是网上下载看到的Design Guide，操作指导等等，只要是大家觉得有问题的设计规则，或者设计习惯，都可以反馈给我们。积极参与的，提供有效反馈的，都有机会获得我们的神秘礼品。“双蛋”就快到了，也算是“高速先生”提前给大家的“双蛋”礼物，祝大家节日快乐。   当然在最后，作为游戏规则的制定者，高速先生要占点便宜啦，先罗列一下我们看到的一些设计误区，也算是抛砖引玉。不过也是提前透剧哈，这些也是我们后续系列文章的主题。当然，你们的反馈希望能详细一点，不能学“高速先生”这么提纲挈领，没办法，一切解释权归举办方所有，这也是社会潮流……对了，我们标题叫“PCB设计领域的十大误区”，我们讨论绝不仅仅局限于“十大”，群众的智慧的无穷的，把这些“误区”找出来，讨论透，也是利于“行业”，利于“个人”的大好事哈！   那些年，我们一起“深陷”PCB的误区   1、必须使用地平面作为参考   2、备受推崇的等长设计   3、滤波电容，多多益善   4、电源必须从滤波电容进入芯片管脚   5、“有钱”，不就是高速板材吗？直接用最好的   6、“包地”，就是任性   7、人见人爱的“整板铺地”   8、“圆弧倒角”，有特么重要么   9、“电源加磁珠”，想说爱你不容易   10、“抱抱取暖”，差分对越靠近越好   用一张经典的PPT来作为结尾，大家看明白什么了吗？     如果您的回复得到我们的采纳，您将获得精美礼品一份。礼品暂时保密，值得期待！      

关键词： PCB设计，设计规则，规则驱动，高速，EMC，电源，串行总线，DDR3，DDR4     先哲告诉我们，道法器术，学习要从道理和方法开始。现在社会是快餐型的学习方式，互联网时代，从来都不缺资料，缺的是一颗沉下来慢慢学习的心。“高速先生”一直以来坚持用简单浅显的话语，来解释高速设计的道理与方法。不过还是有呼声希望我们讲讲操作与技巧，讲讲设计中如何实现的1、2、3、4、5……在重视道理与方法的同时，我们也需要关注技巧，关注规则。这个专题，我们就来见见PCB设计中常见的那些误区。当然，作为“高速先生”，除了告诉大家做事情的技巧之外，我们还争取把道理也讲清楚。   其实一直有一个好玩的事情，就是在工作中，不少工程师说起设计规则来头头是道，追问一句为什么，好些人都哑口无言。前几天听罗胖子讲故事，说搜索引擎统计搜索词频率，排第一的是“how”，比“why”的搜索多出8倍。正因为大家不关心“why”，只照办“how”提供的步骤，那么很多规则知其然，不知其所以然就很正常啦。不少的规则，就这样被误用，导致设计中“过设计”“误设计”比比皆是。   这一期我们也来玩一个游戏，在“看得懂的高速设计”群体里面，征集大家平常设计中存在疑惑的设计规则。可以是自己做的设计，也可以是看到别人做的设计，或者是网上下载看到的Design Guide，操作指导等等，只要是大家觉得有问题的设计规则，或者设计习惯，都可以反馈给我们。积极参与的，提供有效反馈的，都有机会获得我们的神秘礼品。“双蛋”就快到了，也算是“高速先生”提前给大家的“双蛋”礼物，祝大家节日快乐。   当然在最后，作为游戏规则的制定者，高速先生要占点便宜啦，先罗列一下我们看到的一些设计误区，也算是抛砖引玉。不过也是提前透剧哈，这些也是我们后续系列文章的主题。当然，你们的反馈希望能详细一点，不能学“高速先生”这么提纲挈领，没办法，一切解释权归举办方所有，这也是社会潮流……对了，我们标题叫“PCB设计领域的十大误区”，我们讨论绝不仅仅局限于“十大”，群众的智慧的无穷的，把这些“误区”找出来，讨论透，也是利于“行业”，利于“个人”的大好事哈！   那些年，我们一起“深陷”PCB的误区   1、必须使用地平面作为参考   2、备受推崇的等长设计   3、滤波电容，多多益善   4、电源必须从滤波电容进入芯片管脚   5、“有钱”，不就是高速板材吗？直接用最好的   6、“包地”，就是任性   7、人见人爱的“整板铺地”   8、“圆弧倒角”，有特么重要么   9、“电源加磁珠”，想说爱你不容易   10、“抱抱取暖”，差分对越靠近越好   用一张经典的PPT来作为结尾，大家看明白什么了吗？