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提到 FET ，学电子的人都比较熟悉， FET 就是 Field-Effect Transistor ，场效应管。 FET 是一种常见的三端口半导体器件，比较常见的是 JFET （结型场效应晶体管）和金属氧化物场效应管 MOSFET 。下图给出了常见的场效应管的工作示意图， 那么 FinFET 到底是什么呢？ FinFET 被称为鳍式场效应晶体管，是一种新的互补式金属氧化物半导体晶体管。该项技术的发明人是加州大学伯克利分校的胡正明教授。 FinFeT 与平面型 MOSFET 结构的主要区别在于其沟道由绝缘衬底上凸起的高而薄的鳍构成，源漏两极分别在其两端，三栅极紧贴其侧壁和顶部，用于辅助电流控制，这种鳍形结构增大了栅围绕沟道的面，加强了栅对沟道的控制，从而可以有效缓解平面器件中出现的短沟道效应，大幅改善电路控制并减少漏电流，也可以大幅缩短晶体管的栅长，也正由于该特性， FinFET 无须高掺杂沟道，因此能够有效降低杂质离子散射效应，提高沟道载流子迁移率。 FinFET 的主要特点是，沟道区域是一个被栅极包裹的鳍状半导体。沿源漏方向的鳍的长度，为沟道长度。栅极包裹的结构增强了栅的控制能力， 对沟道提供了更好的电学控制，从而降低了漏电流，抑制短沟道效应。 然而 FinFET 有很多种，不同的 FinFET 有不同的电学特性。下面根据衬底类型、沟道的方向、栅的数量、栅的结构，分别给予介绍。 SOI FinFET 和体 FinFET 。根据 FinFET 衬底， FinFET 可以分成两种。一种是 SOI FinFET ，一种是体 FinFET 。 FinFET 形成在体硅衬底上。由于制作的工艺不同，相比于 SOI 衬底，体硅衬底具有低缺陷密度，低成本的优点。此外，由于 SOI 衬底中埋氧层的热传导率较低，体硅衬底的散热性能也要优于 SOI 衬底。 Buk FinFET ， SOI FinFET 具有近似的寄生电阻、寄生电容，从而在电路水平上可以提供相似的功率性能。但是 SOI 衬底的轻鳍掺杂 FinFET ，相比于 Buk FinFET ，表现出较低的节电容，更高的迁移率和电压增益的电学性能。 FinFET 到底有多牛？ 对于场效应管，我们最常用的是 MOSFET ，全称是金属氧化物半导体场效应管： Metal Oxide Semiconductor Field Effect Transistor 。 MOSFET 在 1960 年由贝尔实验室（ Bell Lab. ）的 D. Kahng 和 Martin Atalla 首次实作成功，这种元件的操作原理和 1947 年肖克利（ William Shockley ）等人发明的双载流子结型晶体管（ Bipolar Junction Transistor,BJT ）截然不同，且因为制造成本低廉与使用面积较小、高整合度的优势，在大型集成电路（ Large-Scale Integrated Circuits,LSI ）或是超大型集成电路（ Very Large-Scale Integrated Circuits,VLSI ）的领域里，重要性远超过 BJT 。 但是 MOSFET 发明至今已有六十多年历史，随着半导体制程工艺的进步， MOSFET 的限制越来越明显。我们知道，在 MOSFET 中，栅极长度（ Gate length ）大约 10 奈米，是所有构造中最细小也最难制作的，因此我们常常以栅极长度来代表半导体工艺的进步程度，这就是所谓的工艺线宽。栅极长度会随工艺技术的进步而变小，从早期的 0.18 微米、 0.13 微米，进步到 90 奈米、 65 奈米、 45 奈米、 22 奈米，到目前最新工艺 10 奈米。当栅极长度愈小，则整个 MOSFET 就愈小，而同样含有数十亿个 MOSFET 的芯片就愈小，封装以后的集成电路就愈小，最后做出来的手机就愈小啰！。 10 奈米到底有多小呢？细菌大约 1 微米，病毒大约 100 奈米，换句话说，人类现在的工艺技术可以制作出只有病毒 1/10 （ 10 奈米）的结构，厉害吧！ 但是当栅极长度缩小到 20 奈米以下的时候，遇到了许多问题，其中最麻烦的是当闸极长度愈小，源极和漏极的距离就愈近，栅极下方的氧化物也愈薄，电子有可能偷偷溜过去产生漏电（ Leakage ）；另外一个更麻烦的问题，原本电子是否能由源极流到漏极是由闸极电压来控制的，但是栅极长度愈小，则栅极与通道之间的接触面积（图一红色虚线区域）愈小，也就是闸极对通道的影响力愈小，要如何才能保持闸极对通道的影响力（接触面积）呢？ 因此美国加州大学伯克莱分校胡正明、 Tsu-Jae King-Liu 、 Jeffrey Bokor 等三位教授发明了鳍式场效晶体管（ Fin Field Effect Transistor ， FinFET ），把原本 2D 构造的 MOSFET 改为 3D 的 FinFET ，如图二所示，因为构造很像鱼鳍 ，因此称为鳍式（ Fin ）。 由图中可以看出原本的源极和漏极拉高变成立体板状结构，让源极和漏极之间的通道变成板状，则栅极与通道之间的接触面积变大了（图二黄色的氧化物与下方接触的区域明显比图一红色虚线区域还大），这样一来即使栅极长度缩小到 20 奈米以下，仍然保留很大的接触面积，可以控制电子是否能由源极流到汲极，因此可以更妥善的控制电流，同时降低漏电和动态功率耗损，所谓动态功率耗损就是这个 FinFET 由状态 0 变 1 或由 1 变 0 时所消耗的电能，降低漏电和动态功率耗损就是可以更省电的意思啰！ FinFET 是栅极长度缩小到 20 奈米以下的关键，拥有这个技术的工艺与专利，才能确保未来在半导体市场上的竞争力。 当然场效应管也不是一成不变的， FinFET 也不会是最终的选项，其演进一直在进行中。在过去的 17 年中， CMOS 技术在制造和建筑中使用的材料方面取得了重大进展。第一个巨大飞跃是在 90 nm 技术节点引入应变工程。随后的步骤是具有 45 nm 高 k 电介质的金属栅极，以及 22 nm 节点的 FinFET 架构。 2012 年标志着第一个商用 22nm FinFET 的诞生。 FinFET 架构的后续改进提高了性能并减少了面积。 FinFET 的 3D 特性具有许多优势，例如增加鳍片高度以在相同的占位面积下获得更高的驱动电流。图 2 显示了 MOSFET 结构的演变：双栅、三栅、 pi 栅、 omega 栅和环栅。由于结构简单且易于制造，双栅极和三栅极 FinFET 很常见。尽管 GAA 器件是在 FinFET 之前提出的，但后者更适合执行生产。 未来，到底属于那种技术，让我们拭目以待，并努力向前。 关注公众号“优特美尔商城”，获取更多电子元器件知识、电路讲解、型号资料、电子资讯，欢迎留言讨论。

尽可能地降低 SiC FET 的电磁干扰和开关损耗 您如何在提高开关速度和增加设计复杂度之间寻求平衡？本博客文章将讨论此类权衡考量，并提供了一种更高效的方法，有助于您克服设计挑战并充分发挥 SiC 器件潜力。 这篇博客文章最初由 United Silicon Carbide (UnitedSiC) 发布，该公司于 2021 年 11 月加入 Qorvo 大家庭。UnitedSiC 是一家 领先 的碳化硅 (SiC) 功率半导体制造商，它的加入促使 Qorvo 将业务扩展到电动汽车 (EV)、 工业电源 、 电路保护 、可再生能源和数据中心电源等快速增长的市场。 随着人们对高效率、高功率密度和系统简单性的需求不断增长，碳化硅 (SiC) FET 因其较快的开关速度、较低的 RDS(on) 和较高的额定电压，逐渐成为对电力工程师极具吸引力的选择。 但是，SiC 器件较快的开关速度会导致更高的 VDS 尖峰和更长的振铃持续时间，从而在高电流电平下引入了更多的 EMI。对于从事电动汽车和可再生能源等高功率应用的工程师来说，如何在提高效率并充分发挥先进技术潜力的同时，避免过于复杂的设计将会是一大难题。 什么是 VDS 尖峰和振铃？ 寄生电感是导致 VDS 尖峰和振铃的根本原因。从 SiC MOSFET 的典型关断波形（图 1）可以看出，栅极-源极电压 (VGS) 在 18V 至 0V 之间，关断的漏极电流 (ID) 为 50A，且总线电压 (VDS) 为 800V。由于 SiC MOSFET 具有更快的开关速度，所以会出现较高的 VDS 尖峰和较长的振铃持续时间。较高的 VDS 尖峰会减少器件应对闪电和负载突变等条件导致的电压问题的裕量。较长的振铃持续时间也会引入更多的 EMI。这种现象在高电流电平下更加明显。 图 1：SiC 器件的较快开关速度所导致的关断 VDS 尖峰和振铃 传统方法 抑制EMI 的常规解决方案就是使用高栅极 电阻 (RG) 来降低电流变化率 (dI/dt)。但实际上，使用高 RG 会显著增加开关损耗，进而损失效率，所以在使用这种方法时，我们不得不在效率和 EMI 之间做出取舍。 另一种解决方案是减少电源回路中的杂散电感。但是，这需要重新设计PCB 布局，并需要使用尺寸更小、电感更低的封装。此外，PCB 上能够减小的电源回路面积是有限的，而且也需要遵守相关安全法规规定的最小间距和最小间隙。此外，更小巧的封装还会导致热性能降低。 我们还需要考虑 滤波器 ，以帮助我们满足EMI 要求并简化系统权衡。除此之外，我们还可以使用控制方法来减少 EMI。例如，频率抖动技术可通过扩展电源的噪声频谱范围来减少 EMI。 新方法 一个简单的 RC 缓冲电路可以帮助克服设计挑战并充分发挥 SiC 器件的潜力，是一种更为高效的解决方案。事实证明，这个简单的解决方案可以在广泛的负载范围内更高效地控制 VDS 尖峰并缩短振铃持续时间，并实现可以忽略的关断延迟。 得益于更快速的 dv/dt 和额外的 Cs，缓冲电路还具有更高的位移电流，从而可以减少关断过渡期间的 ID 和 VDS 重叠。 可以通过双脉冲测试 ( DP T) 来证明缓冲电路的有效性。该测试采用了带感性负载的半桥配置。高端和低端都使用相同的器件，VGS、VDS 和 ID 均从低端器件测量（图 2）。 图 2：半桥配置（顶部和底部使用相同的器件） 使用电流互感器 (CT) 测量器件和缓冲电路的电流。因此，测得的开关损耗包括器件开关损耗和缓冲电路损耗。 其中的缓冲电路由 SiC MOSFET 漏极和源极之间的一个 10Ω 电阻和一个 200pF 电容 串联组成。 图 3：RC 缓冲电路可更有效地控制关断 EMI 首先，我们比较关断时的情况（图3）。测试的设备对象与图 1 相同。左侧波形使用 RC 缓冲电路和低 RG(off)，而右侧波形则使用高 RG(off)，未使用缓冲电路。这两种方法都可以限制关断 VDS 峰值电压。但是，使用缓冲电路之后，只需 33ns 即可抑制振铃，而高 RG(off) 的振铃持续时间仍超过 100ns。与使用高 RG(off) 相比，使用缓冲电路时的延迟时间更短。由此可判断，缓冲电路有助于在关断时更有效地控制 VDS 关断尖峰和振铃持续时间。 图 4：RC 缓冲电路在导通期间的有效性 在导通时（图4），将使用 RC 缓冲电路和 5Ω RG(on) 的波形与未使用缓冲电路的波形进行比较可以发现，使用缓冲电路时，反向恢复电流峰值 (Irr) 略有提高，从 94A 提高到了 97A，除此之外，其对导通波形的影响可以忽略不计。 这表明，与高 RG(off) 相比，缓冲电路有助于更有效地控制 VDS 尖峰和振铃持续时间。但缓冲电路能否更高效呢？（图 5） 图 5：比较缓冲电路与高 RG(off) 之间的开关损耗（Eoff、Eon） 在 48A 时，高 RG(off) 的关断开关损耗是使用缓冲电路和低 RG(off) 时的两倍以上。由此证明，缓冲电路在关断时更高效。因为缓冲电路可实现更快速的开关，同时还可以更好地控制 VDS 尖峰和振铃。 从导通开关损耗的角度看，使用缓冲电路时，Eon 平均增加了 70µJ。为了充分估计整体效率，我们需要将 Eoff 和 Eon 相加，然后比较 Etotal（图 6）。在全速开关器件时，可以很明显地看出缓冲电路在漏级电流为 18A 以上时效率更高。买电子元器件现货上唯样商城。对于在 40A/40kHz 下开关的 40mΩ 器件，在使用高 RG(off) 与使用低 RG(off) 和缓冲电路之间，每个器件的开关损耗差为 11W。 图 6：比较缓冲电路与高 RG(off) 之间的开关损耗 (Etotal) 因此我们可以推断，与使用高 RG(off) 相比，使用缓冲电路是一种更高效的解决方案。 随着第 4 代 SiC 器件进入市场，这种简单的设计解决方案将继续提供更低的总开关损耗，继续帮助优化系统功率效率。 关于简单的缓冲电路如何在 UnitedSiC SiC 器件中实现出色效率的更多信息，请观看我们近期的研讨会：尽可能地降低 SiC FET 的电磁干扰和开关损耗。

A week ago, I posted this blog in which I posed a puzzle involving the following circuit:   Click here for a larger image.   As I noted, these are a number of clues hidden in the schematic. From these clues, your mission was to describe the most likely loads for the drains of transistors Q1 and Q2 connected to EdgeConn1 and EdgeConn2, respectively.   Now, all will be revealed. Let's start by performing some simulations, and use the results to try to figure out what this circuit is all about.   Clue No. 1 The NE555 is wired as an 800Hz astable with a highly offset duty cycle. Its inverted output waveform, shown below, is at Pin 2 of the 4069 IC. The vertical scale is normalized to 1 for a 10-volt swing.     Clue No. 2 The D-type flip-flops and NAND gates produce the gate drive of heat-sunk power FETs Q1 and Q2 as shown below. Because the two flip-flop clocks are inverted, Q1 switches on the rising edge of the above clock and Q2 switches on the falling edge. The low duty cycle of the clock causes a brief interval where neither Q1 nor Q2 is on at the same time. The frequency is 400Hz, which is a standard power frequency (hint, hint).     Clue No. 3 Knowing that the main power input is 48 volts, let's assume the FETs are switching resistive loads that pull up to +48 volts. The resulting DC levels at the NAND 4011 inputs (pins 8 and 9) are generated by AC-coupled diode peak detector networks, but after startup transients stabilize the level is wrong for a CMOS gate with a Vdd of 10 volts. Not only is it too close to the switching threshold, but is always going to be seen as a logic 0 whether the FETs are switching or not.     Clue No. 4 To get the peak-detected DC level at the NAND inputs to a proper logic level of at least 7 volts, let's assume that the FETs' peak drain voltage is actually doubled or 96 volts. Now the NAND gets valid HI input logic levels, either of which will pull down to LO if either FET stops switching and gets stuck on (shorted) or off (open).     Yes, of course we all know that -- in the real world -- the NAND input clamp diodes would not allow the initial transient to rise above 10.5 volts, but the simulator doesn't know that.   Clue No. 5 The FETs are shunted by zener diodes, which clamp any positive spikes to 110 volts. They are also shunted by RCD networks that look suspiciously like snubbers. From all of the clues above, can you now deduce the load?   The answer to life, the universe, and everything Zener clamps and snubbers imply inductive loads. The FETs' on times do not overlap, so they probably have a common load. The alarm monitor NAND wants double the 48V supply voltage, and the frequency is a power standard 400Hz. If you deduced that the FETs are connected to the ends of a center-tapped power transformer primary winding, you'd be absolutely right. Such a load most certainly would not be happy if both FETs were to be on simultaneously, and the push-pull drive causes the opposite ends of the winding to pivot about the 48 volts at the center tap. So when one side of the winding is pulled to ground by its FET turning on, the other end of the winding rises to 96 volts as shown in the simulation below.     Thanks to everyone who took part in solving this puzzler. Please post any comments and questions below.   Glen Chenier Engineer

Several days ago, I posted this blog in which I presented a puzzle involving the following circuit:   Click here for a larger image.   As I noted, these are a number of clues hidden in the schematic. From these clues, your mission was to describe the most likely loads for the drains of transistors Q1 and Q2 connected to EdgeConn1 and EdgeConn2, respectively.   Now, all will be revealed. Let's start by performing some simulations, and use the results to try to figure out what this circuit is all about.   Clue No. 1 The NE555 is wired as an 800Hz astable with a highly offset duty cycle. Its inverted output waveform, shown below, is at Pin 2 of the 4069 IC. The vertical scale is normalized to 1 for a 10-volt swing.     Clue No. 2 The D-type flip-flops and NAND gates produce the gate drive of heat-sunk power FETs Q1 and Q2 as shown below. Because the two flip-flop clocks are inverted, Q1 switches on the rising edge of the above clock and Q2 switches on the falling edge. The low duty cycle of the clock causes a brief interval where neither Q1 nor Q2 is on at the same time. The frequency is 400Hz, which is a standard power frequency (hint, hint).     Clue No. 3 Knowing that the main power input is 48 volts, let's assume the FETs are switching resistive loads that pull up to +48 volts. The resulting DC levels at the NAND 4011 inputs (pins 8 and 9) are generated by AC-coupled diode peak detector networks, but after startup transients stabilize the level is wrong for a CMOS gate with a Vdd of 10 volts. Not only is it too close to the switching threshold, but is always going to be seen as a logic 0 whether the FETs are switching or not.     Clue No. 4 To get the peak-detected DC level at the NAND inputs to a proper logic level of at least 7 volts, let's assume that the FETs' peak drain voltage is actually doubled or 96 volts. Now the NAND gets valid HI input logic levels, either of which will pull down to LO if either FET stops switching and gets stuck on (shorted) or off (open).     Yes, of course we all know that -- in the real world -- the NAND input clamp diodes would not allow the initial transient to rise above 10.5 volts, but the simulator doesn't know that.   Clue No. 5 The FETs are shunted by zener diodes, which clamp any positive spikes to 110 volts. They are also shunted by RCD networks that look suspiciously like snubbers. From all of the clues above, can you now deduce the load?   The answer to life, the universe, and everything Zener clamps and snubbers imply inductive loads. The FETs' on times do not overlap, so they probably have a common load. The alarm monitor NAND wants double the 48V supply voltage, and the frequency is a power standard 400Hz. If you deduced that the FETs are connected to the ends of a center-tapped power transformer primary winding, you'd be absolutely right. Such a load most certainly would not be happy if both FETs were to be on simultaneously, and the push-pull drive causes the opposite ends of the winding to pivot about the 48 volts at the center tap. So when one side of the winding is pulled to ground by its FET turning on, the other end of the winding rises to 96 volts as shown in the simulation below.     Thanks to everyone who took part in solving this puzzler. Please post any comments and questions below.   Glen Chenier Engineer

深入剖析barebox(U-BOOT-II)在i.MX27上的移植 . = .; __barebox_cmd_start = .; .barebox_cmd : { BAREBOX_CMDS } __barebox_cmd_end = .;   __barebox_initcalls_start = .; .barebox_initcalls : { INITCALLS } __barebox_initcalls_end = .;   __usymtab_start = .; __usymtab : { BAREBOX_SYMS } __usymtab_end = .;   . = ALIGN(4); __bss_start = .; .bss : { *(.bss*) } __bss_stop = .; _end = .; _barebox_image_size = __bss_start - _text; }  从上面的链接脚本可以看出barebox首先被执行的是 exception_vectors 该函数在 arch/arm/cpu/start.c void __naked __section(.text_entry) exception_vectors(void) {        __asm__ __volatile__ (               "b reset\n"                          /* reset */ #ifdef CONFIG_ARM_EXCEPTIONS               "ldr pc, =undefined_instruction\n"    /* undefined instruction */               "ldr pc, =software_interrupt\n"         /* software interrupt (SWI) */               "ldr pc, =prefetch_abort\n"        /* prefetch abort */               "ldr pc, =data_abort\n"                     /* data abort */               "1: bne 1b\n"                      /* (reserved) */               "ldr pc, =irq\n"                    /* irq (interrupt) */               "ldr pc, =fiq\n"                    /* fiq (fast interrupt) */ #else               "1: bne 1b\n"                      /* undefined instruction */               "1: bne 1b\n"                      /* software interrupt (SWI) */               "1: bne 1b\n"                      /* prefetch abort */               "1: bne 1b\n"                      /* data abort */               "1: bne 1b\n"                      /* (reserved) */               "1: bne 1b\n"                      /* irq (interrupt) */               "1: bne 1b\n"                      /* fiq (fast interrupt) */ #endif               ".word 0x65726162\n"                     /* 'bare' */               ".word 0x00786f62\n"               /* 'box' */               ".word _text\n"                          /* text base. If copied there,                                                   * barebox can skip relocation                                                   */               ".word _barebox_image_size\n"              /* image size to copy */        ); } 由此可见第一条指令就是b reset, barebox然后跳转到了reset函数 该函数在 arch/arm/cpu/start.c               board_init_lowlevel:          mov r10, lr        /* ahb lite ip interface */        writel(0x20040304, AIPI1_PSR0)        writel(0xDFFBFCFB, AIPI1_PSR1)        writel(0x00000000, AIPI2_PSR0)        writel(0xFFFFFFFF, AIPI2_PSR1)          /* skip sdram initialization if we run from ram */        cmp pc, #0xa0000000        bls   1f        cmp pc, #0xc0000000        bhi  1f          mov pc,r10   1:        writel(IMX_PLL_PD(0) |                IMX_PLL_MFD(51) |                IMX_PLL_MFI(7) |                IMX_PLL_MFN(35), MPCTL0) /* 399 MHz */