tag 标签: 差分走线

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  • 热度 3
    2018-7-10 23:27
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    cadence PCB差分线怎样进行等长调整
    如图所示,具体操作步骤为 1、先用鼠标选中要调整的差分线,选中后线的颜色会有变化 2、再点击图示左边的快捷按钮,此时会弹出相关的调整选项,选好你需要的选项 3、鼠标放在刚才选中的线上拉出一个方框,方框内就会显示线的形状变化,再次点击鼠标后,就会把线绘制成右边的曲线形状 4、注意:如果操作第三步时另一根线也还是跟着动,此时点击鼠标右键,会弹出一个选择单根走线的选项,选择后可以只调整单根走线 5、还有比较复杂的走线约束器的设置,我没有研究了下没有设置,比较麻烦,以上就是一个简单的调整走线长度的设置。 PS: 如果文章对你有帮助,那真是我的荣幸,你的点赞和分享就是对我最大的支持。
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    2018-4-9 11:16
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    PCB设计大神105个经验总结 在电子产品设计中,PCB布局布线是最重要的一步,PCB布局布线的好坏将直接影响电路的性能。现在,虽然有很多软件可以实现PCB自动布局布线,但是随着信号频率不断提升,很多时候,工程师需要了解有关PCB布局布线的最基本的原则和技巧,这样才可以让自己的设计完美无缺,《PCB(印制电路板)布局布线100问》涵盖了PCB布局布线的相关基本原理和设计技巧,以问答形式解答了有关PCB布局布线方面的疑难问题,对于PCB设计人员来说是非常难实用读物,欢迎大家在此基础上补充内容并完善。 1 高频信号布线时要注意哪些问题? 答 1.信号线的阻抗匹配; 2.与其他信号线的空间隔离; 3.对于数字高频信号,差分线效果会更好; 2 在布板时,如果线密,过孔就可能要多,当然就会影响板子的电气性能,请问怎样提高板子的电气性能? 答 对于低频信号,过孔不要紧,高频信号尽量减少过孔。如果线多可以考虑多层板; 3 是不是板子上加的去耦电容越多越好? 答 去耦电容需要在合适的位置加合适的值。例如,在你的模拟器件的供电端口就进加,并且需要用不同的电容值去滤除不同频率的杂散信号; 4 一个好的板子它的标准是什么? 答 布局合理、功率线功率冗余度足够、高频阻抗阻抗、低频走线简洁. 5 通孔和盲孔对信号的差异影响有多大?应用的原则是什么? 答 采用盲孔或埋孔是提高多层板密度、减少层数和板面尺寸的有效方法,并大大减少了镀覆通孔的数量。但相比较而言,通孔在工艺上好实现,成本较低,所以一般设计中都使用通孔。 6 在涉及模拟数字混合系统的时候,有人建议电层分割,地平面采取整片敷铜,也有人建议电地层都分割,不同的地在电源源端点接,但是这样对信号的回流路径就远了,具体应用时应如何选择合适的方法? 答 如果你有高频20MHz信号线,并且长度和数量都比较多,那么需要至少两层给这个模拟高频信号。一层信号线、一层大面积地,并且信号线层需要打足够的过孔到地。这样的目的是: 1、对于模拟信号,这提供了一个完整的传输介质和阻抗匹配; 2、地平面把模拟信号和其他数字信号进行隔离; 3、地回路足够小,因为你打了很多过孔,地有是一个大平面。 7 在电路板中,信号输入插件在PCB最左边沿,MCU在靠右边,那么在布局时是把稳压电源芯片放置在靠近接插件(电源IC输出5V经过一段比较长的路径才到达MCU),还是把电源IC放置到中间偏右(电源IC的输出5V的线到达MCU就比较短,但输入电源线就经过比较长一段PCB板)?或是有更好的布局 ? 答 首先你的所谓信号输入插件是否是模拟器件?如果是是模拟器件,建议你的电源布局应尽量不影响到模拟部分的信号完整性.因此有几点需要考虑(1)首先你的稳压电源芯片是否是比较干净,纹波小的电源.对模拟部分的供电,对电源的要求比较高.(2)模拟部分和你的MCU是否是一个电源,在高精度电路的设计中,建议把模拟部分和数字部分的电源分开.(3)对数字部分的供电需要考虑到尽量减小对模拟电路部分的影响. 8 在高速信号链的应用中,对于多ASIC都存在模拟地和数字地,究竟是采用地分割,还是不分割地?既有准则是什么?哪种效果更好? 答 迄今为止,没有定论。一般情况下你可以查阅芯片的手册。ADI所有混合芯片的手册中都是推荐你一种接地的方案,有些是推荐公地、有些是建议隔离地。这取决于芯片设计。 9 何时要考虑线的等长?如果要考虑使用等长线的话,两根信号线之间的长度之差最大不能超过多少?如何计算? 答 差分线计算思路:如果你传一个正弦信号,你的长度差等于它传输波长的一半是,相位差就是180度,这时两个信号就完全抵消了。所以这时的长度差是最大值。以此类推,信号线差值一定要小于这个值。 10 高速中的蛇形走线,适合在那种情况?有什么缺点没,比如对于差分走线,又要求两组信号是正交的。 答 蛇形走线,因为应用场合不同而具不同的作用: (1)如果蛇形走线在计算机板中出现,其主要起到一个滤波电感和阻抗匹配的作用,提高电路的抗干扰能力。计算机主机板中的蛇形走线,主要用在一些时钟信号中,如PCI-Clk,AGPCIK,IDE,DIMM等信号线。 (2)若在一般普通PCB板中,除了具有滤波电感的作用外,还可作为收音机天线的电感线圈等等。如2.4G的对讲机中就用作电感。 (3)对一些信号布线长度要求必须严格等长,高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据)。如INTELHUB架构中的HUBLink,一共13根,使用233MHz的频率,要求必须严格等长,以消除时滞造成的隐患,绕线是惟一的解决办法。一般要求延迟差不超过1/4时钟周期,单位长度的线延迟差也是固定的,延迟跟线宽、线长、铜厚、板层结构有关,但线过长会增大分布电容和分布电感,使信号质量有所下降。所以时钟IC引脚一般都接;" 端接,但蛇形走线并非起电感的作用。相反地,电感会使信号中的上升沿中的高次谐波相移,造成信号质量恶化,所以要求蛇形线间距最少是线宽的两倍。信号的上升时间越小,就越易受分布电容和分布电感的影响。 (4)蛇形走线在某些特殊的电路中起到一个分布参数的LC滤波器的作用。 11 在设计PCB时,如何考虑电磁兼容性EMC/EMI,具体需要考虑哪些方面?采取哪些措施? 答 好的EMI/EMC 设计必须一开始布局时就要考虑到器件的位置, PCB 叠层的安排,重要联机的走法, 器件的选择等。 例如时钟产生器的位置尽量不要靠近对外的连接器,高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射,器件所推的信号之斜率(slew rate)尽量小以减低高频成分,选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声。 另外,注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance 尽量小)以减少辐射, 还可以用分割地层的方式以控制高频噪声的范围,最后,适当的选择PCB 与外壳的接地点(chassis ground)。 12 请问射频宽带电路PCB的传输线设计有何需要注意的地方?传输线的地孔如何设置比较合适,阻抗匹配是需要自己设计还是要和PCB加工厂家合作? 答 这个问题要考虑很多因素.比如PCB材料的各种参数,根据这些参数最后建立的传输线模型,器件的参数等.阻抗匹配一般要根据厂家提供的资料来设计 13 在模拟电路和数字电路并存的时候,如一半是FPGA或单片机数字电路部分,另一半是DAC和相关放大器的模拟电路部分。各种电压值的电源较多,遇到数模双方电路都要用到的电压值的电源,是否可以用共同的电源,在布线和磁珠布置上有什么技巧? 答 一般不建议这样使用.这样使用会比较复杂,也很难调试. 14 您好,请问在进行高速多层PCB设计时,关于电阻电容等器件的封装的选择的,主要依据是什么?常用那些封装,能否举几个例子。 答 0402是手机常用;0603是一般高速信号的模块常用;依据是封装越小寄生参数越小,当然不同厂家的相同封装在高频性能上有很大差异。建议你在关键的位置使用高频专用元件。 15 一般在设计中双面板是先走信号线还是先走地线? 答 这个要综合考虑.在首先考虑布局的情况下,考虑走线. 16 在进行高速多层PCB设计时,最应该注意的问题是什么?能否做详细说明问题的解决方案。 答 最应该注意的是你的层的设计,就是信号线、电源线、地、控制线这些你是如何划分在每个层的。一般的原则是模拟信号和模拟信号地至少要保证单独的一层。电源也建议用单独一层。 17 请问具体何时用2层板,4层板,6层板在技术上有没有严格的限制?(除去体积原因)是以CPU的频率为准还是其和外部器件数据交互的频率为准? 答 采用多层板首先可以提供完整的地平面,另外可以提供更多的信号层,方便走线。对于CPU要去控制外部存储器件的应用,应以交互的频率为考虑,如果频率较高,完整的地平面是一定要保证的,此外信号线最好要保持等长。 18 PCB布线对模拟信号传输的影响如何分析,如何区分信号传输过程中引入的噪声是布线导致还是运放器件导致。 答 这个很难区分,只能通过PCB布线来尽量减低布线引入额外噪声。 19 最近我学习PCB的设计,对高速多层PCB来说,电源线、地线和信号线的线宽设置为多少是合适的,常用设置是怎样的,能举例说明吗?例如工作频率在300Mhz的时候该怎么设置? 答 300MHz的信号一定要做阻抗仿真计算出线宽和线和地的距离; 电源线需要根据电流的大小决定线宽 地在混合信号PCB时候一般就不用“线”了,而是用整个平面,这样才能保证回路电阻最小,并且信号线下面有一个完整的平面 20 请问怎样的布局才能达到最好的散热效果? 答 PCB中热量的来源主要有三个方面:(1)电子元器件的发热;(2)P c B本身的发热;(3)其它部分传来的热。在这三个热源中,元器件的发热量最大,是主要热源,其次是PCB板产生的热,外部传入的热量取决于系统的总体热设计,暂时不做考虑。 那么热设计的目的是采取适当的措施和方法降低元器件的温度和PCB板的温度,使系统在合适的温度下正常工作。主要是通过减小发热,和加快散热来实现。 21 可否解释下线宽和与之匹配的过孔的大小比例关系? 答 这个问题很好,很难说有一个简单的比例关系,因为他两的模拟不一样。一个是面传输一个是环状传输。您可以在网上找一个过孔的阻抗计算软件,然后保持过孔的阻抗和传输线的阻抗一致就行。 22 在一块普通的有一MCU控制的PCB电路板中,但没大电流高速信号等要求不是很高,那么在PCB的四周最外的边沿是否铺一层地线把整个电路板包起来会比较好? 答 一般来讲,就铺一个完整的地就可以了。 23 1、我知道AD转换芯片下面要做模拟地和数字地的单点连接,但如果板上有多个AD转换芯片的情况下怎么处理呢?2、多层电路板中,多路开关(multiplexer)切换模拟量采样时,需要像AD转换芯片那样把模拟部分和数字部分分开吗? 答 1、几个ADC尽量放在一起,模拟地数字地在ADC下方单点连接; 2、取决于MUX与ADC的切换速度,一般ADC的速度会高于MUX,所以建议放在ADC下方。当然,保险起见,可以在MUX下方也放一个磁珠的封装,调试时视具体情况来选择在哪进行单点连接。 24 在常规的网络电路设计中,有的采用把几个地连在一起,又这样的用法吗?为什么?谢谢! 答 不是很清楚您的问题。对于混合系统肯定会有几种类型的地,最终是会在一点将其连接一起,这样做的目的是等电势。大家需要一个共同的地电平做参考。 25 PCB中的模拟部分和数字部分、模拟地和数字地如何有效处理,多谢! 答 模拟电路和数字电路要分开区域放置,使得模拟电路的回流在模拟电路区域,数字的在数字区域内,这样数字就不会影响到模拟。模拟地和数字地处理的出发点是类似的,不能让数字信号的回流流到模拟地上去。 26 模拟电路和数字电路在PCB板设计时,对地线的设计有哪些不同?需要注意哪些问题? 答 模拟电路对地的主要要求是,完整、回路小、阻抗匹配。数字信号如果低频没有特别要求;如果速度高,也需要考虑阻抗匹配和地完整。 27 去耦电容一般有两个,0.1和10的,如果面积比较紧张的情况话,如何放置两个电容,哪个放置背面好些? 答 要根据具体的应用和针对什么芯片来设计 28 请问老师,射频电路中,经常会出现IQ两路信号,请问这两根线的长度是否需要一样? 答 在射频电路里尽量使用一样的 29 高频信号电路的设计与普通电路设计有什么不同吗?能以走线设计为例简单说明一下吗? 答 高频电路设计要考虑很多参数的影响,在高频信号下,很多普通电路可以忽略的参数不能忽略,因此可能要考虑到传输线效应 。 30 高速PCB,布线过程中过孔的避让如何处理,有什么好的建议? 答 高速PCB,最好少打过孔,通过增加信号层来解决需要增加过孔的需求。 31 PCB板设计中电源走线的粗细如何选取?有什么规则吗? 答 可以参考:0.15×线宽(mm)=A,也需要考虑铜厚 32 数字电路和模拟电路在同一块多层板上时,模拟地和数字地要不要排到不同的层上? 答 不需要这样做,但模拟电路和数字电路要分开放置。 33 一般数字信号传输时最多几个过孔比较合适?(120Mhz以下的信号) 答 最好不要超过两个过孔。 34 在即有模拟电路又有数字电路的电路中,PCB板设计时如何避免互相干扰问题? 答 模拟电路如果匹配合理辐射很小,一般是被干扰。干扰源来自器件、电源、空间和PCB; 数字电路由于频率分量很多,所以肯定是干扰源。解决方法一般是,合理器件的布局、电源退偶、PCB分层,如果干扰特点大或者模拟部分非常敏感,可以考虑用屏蔽罩 。 35 对于高速线路板,到处都可能存在寄生参数,面对这些寄生参数,我们是精确各种参数然后再来消除,还是采用经验方法来解决?应该如何平衡这种效率与性能的问题? 答 一般来说要分析寄生参数对于电路性能的影响.如果影响不能忽略,就一定要考虑解决和消除。 36 多层板布局时要注意哪些事项? 答 多层板布局时,因为电源和地层在内层,要注意不要有悬浮的地平面或电源平面,另外要确保打到地上的过孔确实连到了地平面上,最后是要为一些重要的信号加一些测试点,方便调试的时候进行测量。 37 如何避免高速信號的crosstalk? 答 可以让信号线离的远一些,避免走平行线,通过铺地或加保护来起到屏蔽作用,等等。 38 请问在多层板设计中经常会用到电源平面,可是在双层板中需要设计电源平面吗? 答 很难,因为你各种信号线在双层布局已经差不多了 39 PCB板的厚度对电路有什么影响吗?一般是如何选取的? 答 厚度在作阻抗匹配时比较重要,PCB厂商会询问阻抗匹配是在板厚为多少时进行计算的,PCB厂商会根据你的要求进行制作。 40 地平面可以使信号最小回路,但是也会和信号线产生寄生电容,这个应该怎么取舍? 答 要看寄生电容对信号是否有不可忽略的影响.如果不可忽略,那就要重新考虑 41 LDO输出当做数字电源还是模拟电源意思是数字跟模拟哪个先接电源输出好 ? 答 如果想用一个LDO来为数字和模拟提供电源,建议先接模拟电源,模拟电源经过LC滤波后,为数字电源。 42 请问应该在模拟Vcc和数字Vcc之间用磁珠,还是应该在模拟地和数字地之间用磁珠呢 ? 答 模拟VCC经过LC滤波后得到数字VCC,模拟地和数字地间用磁珠。 43 LVDS等差分信号线如何布线? 答 一般需要注意:所有布线包括周围的器件摆放、地平面都需要对称。 44 一个好的PCB设计,需要做到自身尽量少的向外发射电磁辐射,还要防止外来的 电磁辐射对自身的干扰,请问防止外来的电磁干扰,电路需要采取哪些措施呢? 答 最好的方法是屏蔽,阻止外部干扰进入。电路上,比如有INA时,需要在INA前加RFI滤器滤除RF干扰。 45 采用高时钟频率的快速集成电路芯片电路,在PCB板设计时如何来解决传输线效应的问题? 答 这个快速集成电路芯片是什么芯片?如果是数字芯片,一般不用考虑.如果是模拟芯片,要看传输线效应是否大到影响芯片的性能 。 46 在一个多层的PCB设计中,是否还需要覆铜呢?如果覆铜的话应该将其连接到哪一层? 答 如果内部有完整的地平面和电源平面,则顶层和底层可以不敷铜。 47 在高速多层PCB设计时,进行阻抗仿真一般怎么进行,利用什么软件?有什么要特别注意的问题吗? 答 你可以采用Multisim软件来仿真电阻电容效应。 48 有些器件的引脚较细,但是PCB板上走线较粗,连接后会不会造成阻抗不匹配的问题?如果有该如何解决? 答 要看是什么器件.而且器件的阻抗一般在数据手册上给出,一般和引脚粗细关系不大 49 差分线一般都需要等长如果实在在LAYOUT中有困难实现,是否有其他补救措施? 答 可以通过走蛇形线来解决等长的问题,现在大多数的PCB软件都可以自动走等长线,很方便。 50 在用万用表测量芯片的模拟地与数字地接口的时候是导通的,这样模拟地域数字地不就是多点连接了吗? 答 芯片内部的地管脚都是连接在一起的。但是在PCB板上仍然需要连接。最理想的单点接地,应该是要了解芯片内部模拟和数字部分的连接点位置,然后把PCB板上的单点连接位置也设计在芯片的模拟和数字分界点。 51 由于受到板子尺寸的限制,我的电路板采用两面贴片焊接芯片,板子上走了很多的过孔,信号线也走在附近,这样走线会对信号产生干扰吗? 答 如果是低速数字信号,应该问题不大。否则肯定会影响信号的质量。 52 数字线在考虑要不要做阻抗匹配时,是看信号传出至反射回来时,总时间是否超过上升沿的20%,若超过则需阻抗匹配。请问模拟线要不要阻抗匹配?怎样考虑? 答 低频的模拟信号是不需要匹配的,射频的模拟信号当然也要考虑匹配问题。 53 关于完整的地平面,在使用AD/DA芯片的板子上,如果层数比较多,可以提供一个完整的模拟地和一个完整的数字地;也可以在这两层地平面上都分别划分模拟地,数字地。二者孰优孰劣? 答 一般来讲,都会铺完整的地平面。除非是一些特殊的情况,比如板子的模拟部分和数字部分是明显分开的,可以很容易地区分开。 54 用磁珠或MECCA连接数字、模拟地时,是利用其频率特性,使数字地中高频成分不影响模拟地,同时保证二者电平相等。那么,0ohm电阻连接数字、模拟地有什么作用,有时还只用一小块铜连接,能分析一下吗? 答 磁珠的等效电路相当于带阻限波器,只对某个频点的噪声有显著抑制作用,使用时需要预先估计噪点频率,以便选用适当型号。对于频率不确定或无法预知的情况,磁珠不合。 0欧电阻相当于很窄的电流通路,能够有效地限制环路电流,使噪声得到抑制。电阻在所有频带上都有衰减作用(0欧电阻也有阻抗),这点比磁珠强。 铜皮类似于0ohm电阻。 55 如何避免布线时引入的噪声? 答 数字地与模拟地要单点接地,否则数字地回流会流过模拟地对模拟电路造成干扰。 56 PCB如何预防PWM等突变信号对模拟信号(如运放)产生的干扰,又如何进行测试这种干扰(辐射干扰或传导干扰)的大小?除布局布线需要注意外,有无其他方法来进行抑制(除屏蔽的手段? 答 要从运放的几个接口入手,输入端要防止空间耦合干扰和PCB串扰(布局改善);电源需要不同容值去耦电容。 测试可以用示波器的探头测试上面说的位置,判断出干扰从何而来。 PWM信号如果是通过低通滤波变成直流控制电压的话,可以考虑就进做滤波,或者并联对地一个小电容,让PWM的波形变圆,减少高频分量 57 请问,在电路板中,一个ARM或者FPGA经常会向外连接很多RAM,FLAH这样的器件,请问这些主芯片与这些存储器之间的连线需要注意什么,过孔的数目有什么限制么?数字信号中常用的过孔孔径大小是多少?过孔孔径的大小对信号的影响大么? 答 如果速度大于100MHz,则一根信号线上的过孔最好不要超过两个,过孔不能太小,一般,10个mil的孔径即可。 58 请问在布双面板(高频是)的时候,顶层地和底层地相连时的过孔也是越少越好吗?那么要怎么放过孔比较合理呢? 答 过孔少是针对信号线,如果是地的过孔,适当的多一些会减少地回路和阻抗。放的原则是就进器件。 59 LVDS信号布线应该注意哪些?如何布线? 答 平行等长 60 请问数据线并行布线是不是为了相互干扰? 答 并行走线要注意线与线的间距,防止串扰发生。 61 在一块4层板,布有一整个采集系统,有模拟放大、数字采集、MCU。布好后,如何测量此系统的输入阻抗,如何做到系统的输入阻抗和传感器匹配,如何匹配,有没有相关的设计原则 。 答 不知道您的模拟信号的频率多高,如果不高则不需要阻抗匹配。阻抗匹配可以用一些仿真软件计算PCB的阻抗。例如APPCAD。器件的阻抗可以通过手册查询。 62 经常会看到PCB板上有很多地孔,这些地孔是越多越好吗?有什么规则吗? 答 不是.要尽量减少过孔的使用,在不得不使用过孔时,也要考虑减少过孔对电路的影响 63 在多层板布线的时候难免会有跨平面的现象。我们现在的做饭是在割平面时尽量优先照顾到差分线不跨平面。但有一次以为老师的说法是单端的不能跨,差分的反倒没那么严格。请教下老师对此的看法。 答 单端和差分信号在跨越地平面后都得回流回去,如果回流绕很大圈才回去,一样会感应更多的干扰进来,如果差分线上的噪声一样,则会彼此抵消,所以是有一定道理的。 64 在高速多层PCB设计时,数字地和模拟地怎么区分?是根据器件的数据手册中说明的进行连接吗? 答 高速设计不用分数字地和模拟地。 65 对PCB走线的熔断电流如何考虑??PCB走线多大电流时会熔断,和哪些因素有关? 答 参考0.15×线宽(mm)=A,这时最大电流。设计时候不能用熔断电流做预算。这样就是铜线的截面积。 66 请问,在信号输入输出接口和电源输入接口等方面需要做哪些保护?电源为220V输入转直流时,在实际应用时,需要采取哪些防护措施? 答 TVS管,保险丝这些在电源上是必须的。信号的话,看情况也得加TVS管,及二极管来保护模拟电路输入出现大电压的情况。 67 见PCB板的布线折弯时有45度角和圆弧两种,有何优缺点,怎么选择? 答 从阻抗匹配的角度,这两种线都可以做成匹配的弯角。但是圆角可能不好加工。 68 在高频走线中如果尺寸受限,最常用的走线方法或者说合理的走线方法有那些?比如说蛇形走线,可以吗? 答 不好,会引入更多寄生参数 69 请问在使用仪表放大器时关键的输入型号,我在器件层其周围还有必要覆铜吗,我在器件的底层已经覆铜了。还有仪表放大器的反馈电阻我是用直插的,引线就长了,换成贴片的电阻温漂和精度就达不到要求,请问该怎样处理。 答 一般仪放芯片资料会有推荐的Layout的方法及图,可以参考。保证引线短和粗是必须的。选用贴片低精度的电阻还是直插高精度的电阻哪种好,得看具体调试的结果。 70 PCB软件可以自动布线,但器件的位置布局是不是得手动放置? 答 最好布局布线都手动完成。 71 在做PCB板制板时,PCB选材有没有什么特殊的规定或是一般如何选材?我现在在制作高频信号电路板,请问您最好选择什么材质的PCB板较好? 答 目前较多采用的高频电路板基材是氟糸介质基板,如聚四氟乙烯(PTFE),平时称为特氟龙,通常应用在5GHz以上。做板时跟PCB厂商说明即可。 72 我是PCB设计的初学者,我想了解下去耦电容的选型规则是什么?还有值的大小怎么计算? 答 一般情况,对于电源产生部分,要用10u和0.1u的电容去耦,要同时考虑高频和低频的去耦;对于其他原件一般都是用0.1u的电容在电源部分去耦。 73 一个5khz的脉冲信号在板子上走20cm长,10mil宽的走线之后,其衰减能达到多少呢 ? 答 不同的材质的PCB的寄生参数不同,可以根据你使用的寄生参数建立模型来计算. 74 在高频中走的微带线走线与地平面的距离有什么要求吗?比如说大于1mm。还是没有太大的要求,只要差不多就可以了?还是要按共面波导计算? 答 一定要用共面波导或者微带线的阻抗仿真计算。 75 如何布线才能尽可能地降低线间高频信号的串扰? 答 高频信号匹配好会减少反射,同样也会减少辐射。 76 想请问在DC-DCConvertIC,在IC下方需要连接到地平面,透过Via连接到地平面,Via孔的数量多与少影响程度为何?。 答 一般可以根据参考设计来设计.由于电流较大,可能需要一定数量的Via. 77 阻抗匹配时,若引脚给出的阻抗值为复数,即既有阻抗部分又有电抗部分,这时阻抗匹配如何做?光考虑电阻部分吗? 答 考虑共轭匹配,将阻抗的虚部抵消。 78 高频中集中参数和分布参数那种比较好?要怎么选择这两种方法比较合适呢?谢谢! 答 分布方法,精度较高,但比较复杂;集总方式相对简化,但有一定误差。 79 双层板连接上下覆铜地的过孔分布有何要求? 答 一般来讲只是为了提高连通性的话,应该对分别没有太多要求。 80 如何在中频应用中,如何平衡放大器输入端的寄生电感和寄生电容? 答 一般来讲寄生电感和电容对中频电路的影响较小,可以忽略.只要保证不引入大的寄生电容和电感值就行了 81 怎样能有效减少电路元件间的干扰影响,以及放大器如何布局才能最大限度的抑制纹波的引入? 答 减少干扰的原则是: 1 、 减少辐射端; 2、加强被干扰的隔离、屏蔽和退偶; 纹波减少的原则也是, 1、减少开关电源的纹波输出; 2、足够的退偶滤波; 82 6层设计时,层的分配技巧,那些走线要走中间层 ? 答 看你的设计了。原则是保证模拟信号线和模拟地有单独两层。 83 在模拟地和数字地相连时,采用的方法是否在数字地处接一个合适的磁珠到模拟地?那这个磁珠要怎么选呢?谢谢! 答 磁珠主要是起到隔离高频噪声的作用,不同的磁珠滤波频率不同,所以要根据板上噪声的情况来选择合适的器件。 84 請问对于高于5G以上的讯号布局有何要注意的地方? 答 既要考虑传输线效应,又要考虑寄生效应,还有EMI的问题。 85 电路中有高速逻辑器件时,最大布线长度为多大? 答 布线不怕长,就怕不对称或者有比较大的差,这样容易因为时延造成错误的逻辑 86 在高速数字电路板中,有多个不同电压值的电源,铺电源平面时应该尽量采用多层电源平面还是在同一层电源平面上分开布置好? 答 可以在一个平面上多个电压,注意之间隔离开。也可以把最重要的电源单独走一层,这样保证它不受其他电源干扰。 87 在走差分线的时候由于空间限制,不能完全等距等长,请问是等距优先还是等长优先? 答 等长可以保证阻抗匹配,但是不等距实际上对差分匹配也有影响,需要仿真测试。 88 在PCB布局中,如何减少电磁干扰?另外哪些模块应该距离主控制芯片近一点?谢谢! 答 对于主控制器,主要传输数字信号,所以模拟和电源部分应远离控制器;对于减小电磁干扰,需要注意匹配,去耦,布局布线,分层等问题,建议参考一些资料。 89 考虑信号完整性时,如果只知道数字芯片的频率是1GHZ,一般会估算他的上升时间是为周期的1/10,即0.1ns。有何依据吗? 答 这是一个一般性原则,沿的速度取决于器件输出口的速度。如果太慢会影响判决。再快了芯片工艺达不到了。 90 你好,请问ARM芯片提高电源的抗干扰,除了在电源输入端接入TVS管之外,电源输入端的输入脚要接电感比较好,还是磁珠比较好 答 一般会使用磁珠。 91 你好,pcb板在线能不能仿真一下,也就是怎么验证下板子有没有问题,谢谢? 答 有些PCB软件可以做一些走线检查和完整性分析,例如CADENCE 92 在pcb布线时有些人在信号的输入输出端串一个电阻进行端接,这个作用大吗?要如何选择这个电阻呢?那些地方需要这样做呢?谢谢! 答 这要看串联电阻的作用,有的是起到限流作用的,有的可能是做阻抗匹配。 93 对影响电源的高速脉冲串有什么好的抑制方案或者成比较系统的处理方法吗? 答 您所谓的高速脉冲串,无非就是不同频率的干扰信号,采用不同值的电容退偶。 94 高速PCB对板材有什么特殊要求没有? 答 高频电路对PCB材料有要求.在高频下要考虑传输线效应 95 关于信号线的阻抗匹配,请作点介绍和作法? 答 频率较低场合,需要考虑信号线的宽度和电流的承载能力的关系,高频时,需要考虑匹配等长等问题。 96 高频信号线的抗干扰措施有哪些?布线时应注意哪些方面? 答 这个问题比较宽泛,很难一两句话说清楚。有很多相关资料可以参考。 97 为什么高速信号不用分数字和模拟地? 答 因为驱动器端可以调整输出相位差,PCB布局好了再调整就很难了,接收端直接输入了,无法调整。 98 关于差分线的等长补偿,您为何就直接建议在驱动器端补偿呢?能解释一下吗?EricBogatin的书中也只是给出结论,但无解释。 答 驱动端有些芯片有调整功能,PCB线设计好不容易改了,接受端直接输入一般都没有时延调整的功能。 99 在高频选用制板材料时,介电常数是不是越小越好呢?谢谢! 答 意味着寄生电容小,然而对于信号线特征阻抗的设计时对介电常数是有要求的,不能一概而论。 100 多大频率的晶振要考虑MCU与晶振间的走线方式? 答 晶振与MCU应尽量靠近,用最短的直线连接。 101 开关电源过来的直流电上面带有100mv左右的噪声,应该如何有效地滤除? 答 可以考虑加一级调制器LDO产品稳定电源,或者考虑适当的去耦电容滤除纹波。 102 模拟电源是否也可以铺平面,是否和地的作用相同? 答 电源当然可以铺平面。若不能铺平面,电源线要尽量粗。 103 请问专家,两层电路板的覆铜,什么时候选择两面均覆,什么时候仅选择一面覆铜呢? 答 如果能保证一面是全地平面的话,可以只铺一层。 104 请问在高频(1GHz以上)板的设计中,过孔的大小及过孔间距有什么要求?阻抗匹配时需要考虑到的因素有哪些?板材需要注意么?差分走线与地平面的距离有什么注意事项? 答 如何需要综合考虑以上指标,建议做整体的电路仿真和调试,寄生效应会影响仿真效果,需要进行反复验证和尝试。 105 敷铜的9个注意点 答 所谓覆铜,就是将PCB上闲置的空间作为基准面,然后用固体铜填充,这些铜区又称为灌铜。敷铜的意义在于,减小地线阻抗,提高抗干扰能力;降低压降,提高电源效率;与地线相连,还可以减小环路面积。 敷铜方面需要注意那些问题: 1.如果PCB的地较多,有SGND、AGND、GND,等等,就要根据PCB板面位置的不同,分别以最主要的“地”作为基准参考来独立覆铜, 数字地和模拟地分开来敷铜自不多言,同时在覆铜之前,首先加粗相应的电源连线:5.0V、3.3V等等,这样一来,就形成了多个不同形状的多变形结构。 2.对不同地的单点连接,做法是通过0欧电阻磁珠有很高的电阻率和磁导率,他等效于电阻和电感串联,但电阻值和电感值都随频率变化。 他比普通的电感有更好的高频滤波特性,在高频时呈现阻性,所以能在相当宽的频率范围内保持较高的阻抗,从而提高调频滤波效果。 作为电源滤波,可以使用电感。磁珠的电路符号就是电感但是型号上可以看出使用的是磁珠在电路功能上,磁珠和电感是原理相同的,只是频率特性不同罢了, 磁珠由氧磁体组成,电感由磁心和线圈组成,磁珠把交流信号转化为热能,电感把交流存储起来,缓慢的释放出去。 磁珠对高频信号才有较大阻碍作用,一般规格有100欧/100mMHZ ,它在低频时电阻比电感小得多。 3.晶振:电路中的晶振为一高频发射源,做法是在环绕晶振敷铜,然后将晶振的外壳另行接地。 4.孤岛(死区)问题,如果觉得很大,那就定义个地过孔添加进去也费不了多大的事。 5.在开始布线时,应对地线一视同仁,走线的时候就应该把地线走好,不能依靠于铜后通过添加过孔来消除为连接的地引脚,这样的效果很不好。 6.在板子上最好不要有尖的角出现(《=180度),因为从电磁学的角度来讲,这就构成的一个发射天线!对于其他总会有一影响的只不过是大还是小而已,我建议使用圆弧的边沿线。 7.多层板中间层的布线空旷区域,不要敷铜。因为你很难做到让这个敷铜“良好接地” 8.设备内部的金属,例如金属散热器、金属加固条等,一定要实现“良好接地”。 9.三端稳压器的回流面积,减小信号对外的电磁干扰。
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    2018-4-8 10:52
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    布线(Layout)是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能,大多数高速的设计理论也要最终经过Layout得以实现并验证,由此可见,布线在高速PCB设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况,分析其合理性,并给出一些比较优化的走线策略。 主要从直角走线,差分走线,蛇形线等三个方面来阐述。 1.直角走线 直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,那么直角走线究竟会对信号传输产生多大的影响呢?从原理上说,直角走线会使传输线的线宽发生变化,造成阻抗的不连续。其实不光是直角走线,顿角,锐角走线都可能会造成阻抗变化的情况。 直角走线的对信号的影响就是主要体现在三个方面: 一是拐角可以等效为传输线上的容性负载,减缓上升时间; 二是阻抗不连续会造成信号的反射; 三是直角尖端产生的EMI。 传输线的直角带来的寄生电容可以由下面这个经验公式来计算: C=61W(Er)1/2/Z0 在上式中,C就是指拐角的等效电容(单位:pF),W指走线的宽度(单位:inch),εr指介质的介电常数,Z0就是传输线的特征阻抗。举个例子,对于一个4Mils的50欧姆传输线(εr为4.3)来说,一个直角带来的电容量大概为0.0101pF,进而可以估算由此引起的上升时间变化量: T10-90%=2.2*C*Z0/2=2.2*0.0101*50/2=0.556ps 通过计算可以看出,直角走线带来的电容效应是极其微小的。 由于直角走线的线宽增加,该处的阻抗将减小,于是会产生一定的信号反射现象,我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗,然后根据经验公式计算反射系数: ρ=(Zs-Z0)/(Zs+Z0) 一般直角走线导致的阻抗变化在7%-20%之间,因而反射系数最大为0.1左右。而且,从下图可以看到,在W/2线长的时间内传输线阻抗变化到最小,再经过W/2时间又恢复到正常的阻抗,整个发生阻抗变化的时间极短,往往在10ps之内,这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。 很多人对直角走线都有这样的理解,认为尖端容易发射或接收电磁波,产生EMI,这也成为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示,直角走线并不会比直线产生很明显的EMI。也许目前的仪器性能,测试水平制约了测试的精确性,但至少说明了一个问题,直角走线的辐射已经小于仪器本身的测量误差。 总的说来,直角走线并不是想象中的那么可怕。至少在GHz以下的应用中,其产生的任何诸如电容,反射,EMI等效应在TDR测试中几乎体现不出来,高速PCB设计工程师的重点还是应该放在布局,电源/地设计,走线设计,过孔等其他方面。当然,尽管直角走线带来的影响不是很严重,但并不是说我们以后都可以走直角线,注意细节是每个优秀工程师必备的基本素质,而且,随着数字电路的飞速发展,PCB工程师处理的信号频率也会不断提高,到10GHz以上的RF设计领域,这些小小的直角都可能成为高速问题的重点对象。 2.差分走线 差分信号(DifferentialSignal)在高速电路设计中的应用越来越广泛,电路中最关键的信号往往都要采用差分结构设计,什么另它这么倍受青睐呢?在PCB设计中又如何能保证其良好的性能呢?带着这两个问题,我们进行下一部分的讨论。 何为差分信号?通俗地说,就是驱动端发送两个等值、反相的信号,接收端通过比较这两个电压的差值来判断逻辑状态"0"还是"1"。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比,最明显的优势体现在以下三个方面: a.抗干扰能力强,因为两根差分走线之间的耦合很好,当外界存在噪声干扰时,几乎是同时被耦合到两条线上,而接收端关心的只是两信号的差值,所以外界的共模噪声可以被完全抵消。 b.能有效抑制EMI,同样的道理,由于两根信号的极性相反,他们对外辐射的电磁场可以相互抵消,耦合的越紧密,泄放到外界的电磁能量越少。 c.时序定位精确,由于差分信号的开关变化是位于两个信号的交点,而不像普通单端信号依靠高低两个阈值电压判断,因而受工艺,温度的影响小,能降低时序上的误差,同时也更适合于低幅度信号的电路。目前流行的LVDS(lowvoltagedifferentialsignaling)就是指这种小振幅差分信号技术。 对于PCB工程师来说,最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求,那就是"等长、等距"。等长是为了保证两个差分信号时刻保持相反极性,减少共模分量;等距则主要是为了保证两者差分阻抗一致,减少反射。"尽量靠近原则"有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的,不少工程师似乎还不了解高速差分信号传输的本质。 下面重点讨论一下PCB差分信号设计中几个常见的误区。 误区一: 认为差分信号不需要地平面作为回流路径,或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑,或者对高速信号传输的机理认识还不够深入。从图1-8-15的接收端的结构可以看到,晶体管Q3,Q4的发射极电流是等值,反向的,他们在接地处的电流正好相互抵消(I1=0),因而差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径,其实在信号回流分析上,差分走线和普通的单端走线的机理是一致的,即高频信号总是沿着电感最小的回路进行回流,最大的区别在于差分线除了有对地的耦合之外,还存在相互之间的耦合,哪一种耦合强,那一种就成为主要的回流通路。图1-8-16是单端信号和差分信号的地磁场分布示意图。 在PCB电路设计中,一般差分走线之间的耦合较小,往往只占10~20%的耦合度,更多的还是对地的耦合,所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候,无参考平面的区域,差分走线之间的耦合才会提供主要的回流通路,见图1-8-17所示。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重,但还是会降低差分信号的质量,增加EMI,要尽量避免。也有些设计人员认为,可以去掉差分走线下方的参考平面,以抑制差分传输中的部分共模信号,但从理论上看这种做法是不可取的,阻抗如何控制?不给共模信号提供地阻抗回路,势必会造成EMI辐射,这种做法弊大于利。 误区二: 认为保持等间距比匹配线长更重要。在实际的PCB布线中,往往不能同时满足差分设计的要求。由于管脚分布,过孔,以及走线空间等因素存在,必须通过适当的绕线才能达到线长匹配的目的,但带来的结果必然是差分对的部分区域无法平行,这时候我们该如何取舍呢?在下结论之前我们先看看下面一个仿真结果。 从上面的仿真结果看来,方案1和方案2波形几乎是重合的,也就是说,间距不等造成的影响是微乎其微的,相比较而言,线长不匹配对时序的影响要大得多(方案3)。再从理论分析来看,间距不一致虽然会导致差分阻抗发生变化,但因为差分对之间的耦合本身就不显著,所以阻抗变化范围也是很小的,通常在10%以内,只相当于一个过孔造成的反射,这对信号传输不会造成明显的影响。而线长一旦不匹配,除了时序上会发生偏移,还给差分信号中引入了共模的成分,降低信号的质量,增加了EMI。 可以这么说,PCB差分走线的设计中最重要的规则就是匹配线长,其它的规则都可以根据设计要求和实际应用进行灵活处理。 误区三: 认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合,既可以提高对噪声的免疫力,还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的,但不是绝对的,如果能保证让它们得到充分的屏蔽,不受外界干扰,那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一,电磁场能量是随着距离呈平方关系递减的,一般线间距超过4倍线宽时,它们之间的干扰就极其微弱了,基本可以忽略。此外,通过地平面的隔离也可以起到很好的屏蔽作用,这种结构在高频的(10G以上)IC封装PCB设计中经常会用采用,被称为CPW结构,可以保证严格的差分阻抗控制(2Z0),如图1-8-19。 差分走线也可以走在不同的信号层中,但一般不建议这种走法,因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果,引入共模噪声。此外,如果相邻两层耦合不够紧密的话,会降低差分走线抵抗噪声的能力,但如果能保持和周围走线适当的间距,串扰就不是个问题。在一般频率(GHz以下),EMI也不会是很严重的问题,实验表明,相距500Mils的差分走线,在3米之外的辐射能量衰减已经达到60dB,足以满足FCC的电磁辐射标准,所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。 3.蛇形线 蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时,满足系统时序设计要求。设计者首先要有这样的认识:蛇形线会破坏信号质量,改变传输延时,布线时要尽量避免使用。但实际设计中,为了保证信号有足够的保持时间,或者减小同组信号之间的时间偏移,往往不得不故意进行绕线。 那么,蛇形线对信号传输有什么影响呢?走线时要注意些什么呢?其中最关键的两个参数就是平行耦合长度(Lp)和耦合距离(S),如图1-8-21所示。很明显,信号在蛇形走线上传输时,相互平行的线段之间会发生耦合,呈差模形式,S越小,Lp越大,则耦合程度也越大。可能会导致传输延时减小,以及由于串扰而大大降低信号的质量,其机理可以参考第三章对共模和差模串扰的分析。 下面是给Layout工程师处理蛇形线时的几点建议: 1.尽量增加平行线段的距离(S),至少大于3H,H指信号走线到参考平面的距离。通俗的说就是绕大弯走线,只要S足够大,就几乎能完全避免相互的耦合效应。 2.减小耦合长度Lp,当两倍的Lp延时接近或超过信号上升时间时,产生的串扰将达到饱和。 3.带状线(Strip-Line)或者埋式微带线(EmbeddedMicro-strip)的蛇形线引起的信号传输延时小于微带走线(Micro-strip)。理论上,带状线不会因为差模串扰影响传输速率。 4.高速以及对时序要求较为严格的信号线,尽量不要走蛇形线,尤其不能在小范围内蜿蜒走线。 5.可以经常采用任意角度的蛇形走线,如图1-8-20中的C结构,能有效的减少相互间的耦合。 6.高速PCB设计中,蛇形线没有所谓滤波或抗干扰的能力,只可能降低信号质量,所以只作时序匹配之用而无其它目的。 7.有时可以考虑螺旋走线的方式进行绕线,仿真表明,其效果要优于正常的蛇形走线。
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    2012-5-31 21:34
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    在进行高速电路设计时,经常会遇到差分对的走线设计,这主要源于差分走线的如下 优势 : 1、抗干扰能力强,接收端只关心两信号差值,外界的共模噪声可完全抵消(对内干扰)。 2、有效抑制EMI,由于两信号线极性相反,通过耦合,对外界的辐射干扰可相互抵消(对外干扰)。 3、时序定位准确,等等。 当然,很多人对差分走线也存在不少 误区 ,常见的如下: 1、认为差分信号不需要地平面作为回流路径,或者认为差分走线彼此为对方提供回流路径。 2、认为保持等距比匹配线长更重要。 3、认为差分走线一定要靠得很近。 下面就谈一下个人在这方面的学习心得。 1、 信号回流   如上图所示,A、B是一个高速信号的差分对,A对应的回流为C,B对应的回流为D。A和B的电流大小相等,方向相反,同理C和D也是如此。当差分信号A、B之间的距离足够近的情况下,C、D也是足够的近,那么由于C、D大小相等,方向相反,所以流过回流平面的电流为0,也就是说,A和B的回流不依赖于回流平面,而是差分线之间实现回流。当然前提条件是C、D足够近,但是, 在实际的应用中,只能实现大部分的电流在差分线之间回流,还是有一部分的回流是经过回流平面的 。因此,在进行差分走线时,回流平面还是要保证完整,否则容易出问题。 2、 强耦合与弱耦合 通常,如果差分线之间的距离很近,回流基本上是经过差分线之间,而很少通过回流平面,那么称之为强耦合;否则称之为弱耦合。 可以说强耦合对回流平面依赖比较低,而弱耦合对回流平面依赖比较高。那么是不是设计的时候把差分线设计成越近越好呢,也不完全是这样,因为在实际的PCB设计过程中,为了确保差分线的等长,经常需要把其中的一根线拐弯打折,这样, 对于强耦合来说,阻抗变化的影响就比较大 ,而对于弱耦合来说,阻抗变化就比较小,此时弱耦合就比较有优势了。 3、 等长问题 讲到差分线,肯定会有等长的要求,那么一个差分线之间的等长应该控制到什么程度就比较合理呢,完全等长做不到,也不必要。其实一个差分线的不等长,就等效于P、N信号 存在相位差,定时误差变大 ,其结果就是上升沿和下降沿变缓或者出现台阶,导致稳定部分减少,也就是说,应该根据信号的速率综合考虑才对,信号速率越高,等长要求就越严格。 同时要注意的是,差分线二根线之间不等长的累加问题,如一个差分信号从一个单板到另一个单板的情况下,在本板内部、背板、另一个单板内部,都可能存在不等长,所以板际的信号更应该严格控制等长。