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       近日完成了一款USB3.0的开发板，是基于FPGA+USB3.0+2DDR2的。FPGA是ALTERA的EP4CE55，速度是-6的；DDR2和我的其它开发板一样，单片1GBIT，16位数据宽度，共计两片，地址线和数据完全独立。板图如下：           从结构上来讲，FPGA+USB3.0来讲是最为合理的，适合多数的应用场合，如数据采集和图像采集。DDR2主要是做数据缓存或者图像处理用的，如常用的乒乓操作。硬件上特点如下： 1、8层板设计，4层挺立的的电源层和地层，信号完整性更好； 2、USB3.0 B型接口，可靠性要比MICRO接口好的多； 3、板载两片大容量EEPROM，保存USB3.0固件程序不是问题； 4、板载一片SPI存储器，轻松保存USB3.0固件程序； 5、SPI总线和RS232串口复用，用4个跳线帽切换，方便使用； 6、板载RS232串口，没有兼容性问题，方便输出调试信息； 7、电源全部是大容量LDO设计，容量3A；   8、FPGA速度是-6的，C4中速度最快等级的；  9、110多根IO全部等长引出，方便对接子板； 10、两片地址线、数据线完全独立的DDR2；         基于这块FPGA+USB3.0+2DDR2开发板，接下来要开发： 1、高速多通道数据采集系统； 2、高像素HIPSI、MIPI接口的图像采集系统； 3、基于UVC协议的1080P60免驱图像采集系统；     (另公布一群号178338109，CYUSB3014开发专业讨论区)     淘宝店铺： http://liangziusb.taobao.com 良子.2015年    承接USB开发工程  QQ：2687652834

        最近做了一版USB2.0的开发板，已经加工测试完毕，实际测试传输速度在43.8MByte/s，还是非常快的，算作是USB2.0开发板的终结板了。开发板正面，如下，   测试传输速度的图片如下，   这款开发板特点 ， 1)        良子设计的USB2.0开发板，采用了最为合理的双SDRAM缓冲结构（FPGA+2SDRAM+USB2.0），两片SDRAM的数据、地址、控制线完全独立，更适合作乒乓缓冲操作，实现高速大容量数据采集，传输速度一举突破了43.8Mbyte/S。 2)        板载两片SDRAM，提供SDRAM控制器源码（非NIIOS源码）。 3)        信号输入部分采用了开放式的接口设计，连接器为硬盘通用的40芯针座，可以方便连接到数据采集模块上（TLC5510A，采样率为20M），或者连接到CMOS摄像头上（MT9N001，像素为900万）。 4)        面向工程应用，开发板配套同步SLAVE FIFO高速传输例程，全为源代码形式，拿过来就可以用，不用再学习、二次开发。 5)        四层板设计，独立电源层和地层，信号更稳定。 6)        价格只需要278元，秒杀其它同类任意一款USB2.0开发板。 开发板硬件资源 1)        符合USB2.0规范，480Mbps高速传输协议标准； 2)        通过“控制面板”，直接烧写USB固件程序； 3)        FPGA直接驱动两片SDRAM，完成乒乓操作，实现高速数据缓存。 4)        两片大容量SDRAM，单片为256Mbit，两片共512Mbit； 5)        FPGA采用垂直兼容设计，用户可以更换FPGA（EP2C5àEP2C8） 6)        FPGA提供JTAG和AS下载接口； 7)        一片大容量的配置芯片EPCS16； 8)        四个LED，四个按键，方便调试之用； 9)        大容量电源设计，电流全部为3A，方便驱动配套的各种子板。 10)     所有例程毫无保留，全部为源代码，包括上位机程序；   (另公布一群号178338109，CYUSB3014开发专业讨论区。)     我的博客： http://bbs.ednchina.com/BLOG_liangziusb_440752.HTM 淘宝店铺： http://shop64171919.taobao.com 良子.2013年    承接USB开发工程  USB毕设指导 QQ：2687652834

感觉过了好久。。一直在忙核磁共振的数据分析。今天继续之前的话题，就是关于触发器ＦＦ的时序分析问题。为什么要分析ＦＦ的时序？答案很简单－ＦＦ不是要接受一个时钟信号么～那个时钟的延迟和ＦＦ内部的延迟关系怎么决定，我们怎么优化速度？所以就用这个时序分析的手法来解决。看例子： 　这里假设实际中给上几节里介绍的Ｄ触发器提供如下图的时序和数据输入（注意图的水平方向是时间轴，省略不画） 不要说这个图看不懂~解释一下：在t1时刻CLK处于上升沿，同时无数据（或数据0）输入。t1到t3之间CLK保持高电平，而D在t2时刻开始有数据输入。。。。以此类推。现在看看Latch和FF的输出Q都是怎么变化的。这里为了大家方便，把上节的图拿过来：   。 开始分析Latch         Step1：t1时刻以前： CLK=0--也就是闭锁状态，D=0，~D=1.R=0，S=0.所以Q=0或1（SR锁记忆初始的Q值）        Step2：t1时刻到t2时刻： t1临界时刻：CLK从0到1转变时，这个转变通过AND门但是必须经历一段延迟。此时由于D不发生变化，所以~D=0。                                t1到t2时间：CLK过了AND的延迟CLK传播到R输出，此时R=1，S=0，所以Q输出0        Step3：t2到t3：t2临界时刻：CLK保持1，即Latch开放状态，此时D开始转变。而~D经过一段NOT门延时后进行变化，在经过一个AND延时后影响R输出。                       t2到t3时间：D经过传播延迟后影响了R和S输出。此时R=0，S=1，也就是Q=1  Step4：t3临界：CLK从1正在转向0此时由于还没有影响R或S所以输出无变化        。。。。剩下的交给大家 同样开始分析FF：          Step1：t1时刻以前： CLK=0 master的锁开放.输入D为0根据上面的Latch分析，master里的R输出为1，所以master的Q为0，通过导线N          传播给slave。所以此时slave的CLK和D均为0，最终输出记录Slave的初始状态（0或1）。        Step2：t1时刻到t2时刻： t1临界时刻：CLK从0到1转变时，这个转变通过NOT门，master的AND门 经历一段延迟。此时由于D不发生变化，所以master的Q暂时保持原值。                                t1到t2时间：CLK=0过了AND的延迟CLK传播到master的R输出，此时R=0，S=0，所以master的Q输出上一次的0。而此时slave的CLK=1,D=0所以slave的R被设定，导致输出结果为0.        Step3：t2到t3：t2临界时刻：CLK保持1，master无动作，此时D开始转变。而此时master闭锁，所以D就是逆天也改不了最终输出。                       t2到t3时间：无影响。。。            Step4：t3临界：master开锁，由于D为1所以master的S被设定，导致master的Q=1但是Slave闭锁，所以输出仍无影响。。         。。。。剩下的交给大家   最后总结一下时序图： 这里注意Q（flop）图中的一个上升沿，如果能明白那个上升沿是t3时刻存进去的就算过关了。 总而言之~FF只在时钟上升沿的时候拷贝数据D而Latch则是只要CLK=1时候就会记录D的变化 下面我给出一个习题，大家复习时序分析： ​ 画出其时序图~

         用LZ3684 USB2.0开发板可以测试SLAVE FIFO的速度。         CY7C68013A提供了三种工作方式，分别是端口模式、GPIF模式、SLAVE FIFO模式。端口模式应用较少，适合少量数据传输的场合，如传输几个命令，控制几个IO，控制LED等。GPIF模式应用较多，编程也相对复杂，优点是传输速度很快，并且一片68013就可以完成，不需要外部其它控制器参与，成本较低，实际的速度在20MB/s左右。传输速度最快的当属SLAVE FIFO模式，实际的速度大致在40MB/s左右，是三种工作方式中速度最快的方式。尽管SLAVE FIFO传输速度最快，但成本也较高，需要68013之外的控制器参与，如ARM或者是FPGA等。这篇文章主要介绍SLAVE FIFO的相关的软硬件介绍。        先说硬件，很简单，用我的LZ3684 USB2.0 开发板就可以，具体的可以查看我之前的帖子。开发板外观如下，        再说软件，软件包括需要下载到68013内部RAM中的固件，还包括运行在上位机的用来测传输速度的应用程序。测速度的程序CYPRESS公司已经为我们准备好了，并且有两个版本，一个是VC6的，另一个是C#的，可以根据自己的电脑系统选择相应的测速程序。当然，现在USB3.0的开发包中也有测速程序，也可以用来测USB2.0的速度。        固件程序并不复杂，在框架程序的基础上修改就可以。     我的博客： http://bbs.ednchina.com/BLOG_liangziusb_440752.HTM 淘宝店铺： http://shop64171919.taobao.com 良子.2012年    承接USB开发工程 代写USB毕设 QQ：2687652834    392425239

          CY7C68013含有4个大端点，可以用来处理数据量较大的传输，如数据采集、视频等方面的应用。每个大端点都可以独立配置对应的FIFO，同时，也提供了相应的标志位，分别是FLAGA、FLAGB、FLAGC、FLAGD。这四个标志位彼此独立，可以分别指示4个大端点FIFO的状态，如非空、满等状态，为我们编程带来方便。           这4个标志位的配置，是由两个8位寄存器来设定的，PINFLAGSAB和PINFLAGSCD。其中PINFLAGSAB设定FLAGA和FLAGB，PINFLAGSCD设定FLAGC和FLAGD。这两个寄存器的格式如下，        以最上面的PINFLAGSAB为例，这个寄存器低4位控制FLAGA的，高4位控制FLAGB的，这4位不同值的组合会有不同的含义。如果这4位的值全为0，称之“INDEXED”模式，4个标志位的含义是：FLAGA=PF，FLAGB=FF，FLAGC=EF，FLAGD=EP2PF，具体的端点号由两个地址线FADDR决定。如果这4位的值不是全0，称之“Fixed”模式，4个标志位的含义如下表，          举例说明：PINFLAGSAB = 0x08，低4位为1000，则标志位FLAGA表示EP2 EF；高4位为0000，则标志位FLAGB工作在“INDEXED”模式，表示EPX FF（X由两位地址线FADDR决定的端点号）。           一句话，这4个标志位很有用，如果68013与外部逻辑相连，主要就是靠这是个标志位来完成通信的。   我的博客： http://bbs.ednchina.com/BLOG_liangziusb_440752.HTM 淘宝店铺： http://shop64171919.taobao.com 良子.2012年    承接USB开发工程 代写USB毕设 QQ：2687652834    392425239