标签: 输入数据

作者： RJ Hopper 在 以前的文章 里 ，笔者讨论过为什么您可能要在设计中使用射频（ RF ）采样数据转换器来 处理 更高的带宽 。 这样，无需混频器和本地振荡器的附加电路 即可直接 在 RF 频带 内运行 的数据转换器极富吸引力。此外，该器件还能以不低于 4 GSPS 的速率进行采样 。 但是请稍等！您如何才能以那样的速度将数字数据传输到现场可编程门阵列（ FPGA ）或处理器？要知道，传统的低压差分信号（ LVDS ）或互补金属氧化物半导体（ CMOS ） 接口不能运行那么快 。 JESD204B 串行化接口 较为常用；然而，在接口内 以 4GHz 的速率进行采样 的 12 位转换器可能需要 80 Gbps 的 跨通道数据传输速度 。 这是不小的壮举 。它要求高速串行器 / 解串器（ SERDES ）收发器与大量线路的完美结合。这加重了该转换器在性能、功率约束和尺寸方面的负担。 但通过 抽取 技术 来降低输入数据速率是有可能的。抽取技术是一种从数据流中消除样本点以降低数据速率的简单技术。图 1 展示了一项 抽取因子为 2 的操作 。该技术会扭曲波形并丢失信息吗？根本不会。信息依然完好。缺点是 抽取操作 会创建其它图像。一项抽取因子为 2 的操作将产生 以半 采样率点 （ Fs/2 ）为中心的图像。抽取过程要 配套使用 数字滤波器以消除这些图像。 一项抽取因子为 2 的操作功能相当于一个 以半速率运行 的数据转换器以及一个以半带宽运行的 模拟抗混叠滤波器 。您还可以将多个抽取因子为 2 的操作步骤串联在一起，以便将输入数据速率降低到所需的水平。 图 1 ：在时域和频域内的抽取操作 那么， 该方法的不利之处 是什么呢？ 数据速率的 降低会限制系统的 带宽能力 。 Shannon 的 采样定理仍然适用。例如，如果一个速率为 4 GSPS 的器件以 8 作为抽取因子，那么得到的输入数据速率将是 500MHz ，这可支持 250MHz 的信号带宽。 另一种有用的 数字化特性 是具有数控振荡器（ NCO ）。 NCO 是可编程的振荡器，能 以数字化方式 将采集的信号移动到 数字 基带位置 。一种常见的方法是采集 RF 频带 的信号，并用 NCO 将信号移动到 零中频 （ ZIF ）。图 2 展示了这种方法。信号可被置于 任意 的 RF 频率 下，并向下移动到已知位置。一旦以 0Hz 为中心，所需的最大数据速率就只能依信号带宽而定。经验法则是基于 运行的 RF 频率 来选择输出采样率，基于最大信号带宽来选择输入数据速率。 图 2 ： NCO 下变频运行的示例   ADC12J4000 RF 采样模数转换器以 4GSPS 的采样率运行。该器件使用 JESD204B 串行化数据接口 。它包括 最大抽取因子达 32 的抽取模式 ，还带有一个 NCO 。采用抽取技术并 配备有 NCO ，这 让您能保持最大输出采样率，同时基于信号带宽要求或处理器的 串行化速度限制 来降低输入速率。 欢迎下月再度光临 ， 届时 笔者将讨论 数据转换器混叠 如何成为您的朋友。 其它资源 l   观看关于 如何用 ADC12J4000 进行采样并通过抽取技术 降低频率 的视频。 l   进一步了解适用于高速模数转换器（ ADC ）的 JESD204B 接口。 l   查看 RJ Hopper 所著 “RF 采样 ” 博客 系列的所有文章。