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  • 2016-3-3 17:30
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    首先感谢您选择本公司的产品! 深圳市金博通科技有限公司 1.1      简介 KB3091-F  嵌入式 3G DTU( Data Terminal Unit )是 3G (WCDMA)无线数据传输模块,具有 性能稳定、体积小、性价比高的特点,成本低 ,有利于用户设备和系统的集成。适用于中心对多点、点多分散的中小数据量的传输。KB3091-F分为欧标: KB3091-FE 和美标: KB3091-FA ,前者适合欧洲、亚洲以及其它绝大部分国家网络,后者适用于包括美国在内的各美洲国家。 基于公网的数据传输具有 通信范围广、传输稳定、可靠等特点 , KB3091-F 嵌入式3G DTU 在 无人值守、远程设备監控、远程数据采集、远程抄表以及远程调度等 领域得到了广泛的应用。本产品专为工业集成设计,在使用的温度范围、防震动、电磁兼容性和接口多样性等方面均采用特殊设计,保证了产品在恶劣环境下的工作稳定性,为设备的数据通讯提供了高质量保证。 3G 移动数据网络的信道可提供 TCP/IP连接,可以用于INTERNET连接、数据传输等应用。而KB3091-F 3G DTU (Data Terminal Unit) 数据终端单元, 是专门用于将串口数据通过 3G移动数据网络进行传送的3G无线设备。 针对 不同行业的不同用户要求, 我们亦可结合行业特点进行硬件、软件开发和系统集成,提供不同的定制型终端。 本产品针对 电力系统自动化、工业監控、交通管理、气象、环保、管网監控、金融、证券等 行业部门的应用,考虑到各应用部门组网方面的需要,在网络结构上支持虚拟数据专用网( VPN)。 8B1.2  产品特点 l           标准工业级产品, EMC抗干扰设计,适应环境能力强; l            内嵌 Watchdog芯片,提供多种复位机制,可软件控制,实现完美工业保障机制; l           支持无线远程升级,可通过服务器进行 FTP将DTU程序进行升级; l           DTU与SMS MODEM模式的切换既可通过用户配置软件来配置,同时在使用过程中用户设备也可通过IO口来灵活配置工作模式;Modem模式的配置必须在用户上电时发送配置指令来进行配置; l           IP自动注册机制,可实现多种服务模式,构建完整的超大规模无线应用系统; l           远程休眠与唤醒: 可使用指定号码的手机拔打 DTU号码对DTU 进行休眠与唤醒,方便用户在不使用DTU时使其休眠大大节省流量费; l           远程修改 DTU参数:支持短信修改DTU参数,以及网络修改DTU参数; l           IO开关量功能:具有两路开关量输入,两路开关量输出。可以通过 3G网络或短信的方式来控制开关量输入或查询开关量输入的状态。可以远程开启报警和设置输入报警方式:3G报警和SMS报警,且可设置报警状态阀值(为低电平报警或高电平报警),此外用户还可以自定义报警信息内容; l           强大的通讯备用功能:若开启了备用服务功能,主服务器与备用服务器的连接可以自动切换,一旦主服务器出现问题,自动连接到备用服务器; l           功能强大的服务器软件支持,服务器软件应用多年,功能强大,成熟完善; l           支持固定 IP与动态域名解析、支持专用APN; l           工业级温度范围:工作温度: -30℃-80℃,在-30℃时通讯不受影响。  
  • 2015-6-30 14:41
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    一个可伸缩的平台,提供一对多通道是绝对要求的多通道音频产品。 平台必须灵活,您可以创建一个范围的产品和最大化你的IP,而能否经得住时间的考验自己对新标准和不断增长的通道数要求。   多核微控制器的性能和可配置性xCORE提供支持非常高的双向通道,分辨率和可伸缩的音频格式,和多通道音频 1-32 +双向通道 PCM 384 khz,DSD128,夹住 I2C,TDM、S / PDIF DSD,ADAT指引着灵活的音频接口。 xCORE提供多通道音频产品的理想不会过时的技术解决方案。
  • 2015-5-19 20:46
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    在数据采集系统中有许多算法,包括数据的采集、预处理、变换还有基本参数的测量都可以在FPGA内完成,特别是对采集数据的多种变换,如快速傅里叶变换和小波变换等直接提高了系统的性能和分析能力。但是由于系统中要用的算法太多,但是FPGA的容量是有限的,因此在我们的系统中对FPGA使用了比较灵活的配置方式,既有用来调试的JTAG方式,又有固定的AS方式,还有可以重新配置的PS方式。在ARM的SDRAM中放置多个配置文件,既可以达到一个系统多样的功能。       FPGA配置方式简介           配置是对FPGA的内容进行编程的过程。对于SRAM结构的FPGA来说,每次掉电都需要重新进行配置,这是SRAM工艺FPGA的一个特点也是一个缺点。在FPGA内部有许多可编程的多路器、逻辑、互连线结点和RAM初始化内容等,都需要配置数据来控制。FPGA中的配置寄存器RAM就起到这样一个存放配置数据的作用 。       根据FPGA在配置电路中的角色,配置数据可以使用三种方式载入到目标器件中:   1.FPGA主动(Active)方式   2.FPGA被动(Passive)方式   3.JTAG方式       在主动方式下,目标FPGA来主动输出控制和同步信号给Altera专用的一种串行配置芯片,如EPCS1和EPCS4,在配置芯片收到命令后,就把配置数据发给FPGA,完成配置过程。由于设计中选用的FPGA容量比较大,所以设计中使用EPCS16来配置EP3C25。       在被动方式下,由系统中的其他设备发起并控制配置过程。这些设备可以是Altera的配置芯片,或者是微处理器、CPLD等智能设备。FPGA在配置的过程中完全处于被动地位,只是输出一些状态信号来配合配置过程。本设计就是使用外围的ARM处理器来配置FPGA。       JTAG是IEEE 1149.1边界扫描测试协议的标准接口。绝大多数的FPGA都支持使用JTAG口进行配置。从JTAG接口进行配置可以使用Altera的下载电缆,通过Quartusii工具下载,也可以使用智能主机,如微处理器来模拟JTAG时序进行配置。       相比较上述三种配置方式,我们设计中跟倾向与使用被动方式来配置FPGA,它与主动方式相比有以下几个优点:       1.降低硬件成本。省去了FPGA专用EPROM的成本,而几乎不增加其他成本。以Altera的EP3C25为例,板上至少要配一片以上的EPCS16,每片 EPCS16的价格要二十多元,容量16M。EP3C25的配置文件为5.8Mbits,而提供5.8Mb的存储空间,对于大部分单板来说(如ARM系统的单板的SDRAM为256M),是不需要增加硬件的。即使增加16Mb存储空间,通用存储器也会比FPGA专用EPROM便宜很多。       2.实现真正"现场可编程"--FPGA的特点就是"现场可编程",只有使用CPU对FPGA编程才能体现这一特点。如果设计周全的话,单板上的FPGA可以做到在线升级。       PS配置流程           在FPGA正常工作时,配置数据存储在配置寄存器中,由于SRAM是易失性存储器,在FPGA重新上电之后,外部电路需要将配置数据重新载入片内的配置RAM中。在芯片配置完成之后,内部的寄存器以及I/O管脚必须初始化。等到初始化完成以后,芯片才按照用户设计的功能正常工作,即进入用户模式。       在PS方式下,FPGA处于完全被动的地位,我们可以使用DCLK(配置时钟)、DATA0(配置数据)、nCONFIG(配置命令)、nSTATUS(状态信号)和CONF_DONE(配置完成指示)来完成配置过程。FPGA接收配置时钟、配置命令和配置数据,给出配置的状态信号以及配置完成指示信号,具体的PS配置时序图如下图4-10所示:     图1 PS配置时序图       nCONFIG:配置控制状态输入。低电平时使器件复位,由低到高上升沿跳变时FPGA启动配置程序。   nSTATUS:器件状态位输出。FPGA配置时先将此引脚拉低,然后在5μs内释放。nSTATUS经10k的电阻上拉,该信号拉低时表示配置过程中发生错误,需要重新配置。   CONF_DONF:器件状态位输出。双向漏极开路,在配置前和配置期间为状态输出,配置过程中FPGA将其拉低。所有配置数据无错误接收并且初始化时钟周期开始后,FPGA将其拉高,表示配置成功。   DCLK:配置时钟,一般为外部数据源提供的时钟。   DATA0:数据输入,在DATA0引脚上配置数据一位位输入FPGA。           整个配置周期由三种阶段组成:复位阶段、配置阶段和初始化阶段。       1.复位阶段:       当nSTATUS和nCONFIG被拉低时,FPGA处于复位模式。当nCONFIG拉高,nSTATUS也被释放后就表示FPGA随时接收来至于外部存储器的配置数据并开始配置阶段。       2.配置阶段:       在nSTATUS拉高后,外部处理器将配置数据一位一位逐一的送到DATA0脚上。当配置文件选择rbf、hex或者ttf格式时,数据首先发送最低有效位,例如:rbf文件包含字符串02 1B EE 01 FA,应该以0100-0000 1101-1000 0111-0111 1000-000 0101-1111的顺序发送数据。   FPGA在DCLK上升沿时接收来自于DATA0的配置数据。数据按时钟顺序配置到FPGA,直到CONF_DONE引脚被拉高。FPGA接收配置数据成功后,开漏极的CONF_DONE引脚被FPGA拉高。CONF_DONE的上升沿跳变表示配置结束,器件初始化阶段开始。     3.初始化阶段:       初始化时钟的默认时钟是内部时钟。如果使用内部时钟,器件可以给正确的初始化提供时钟周期,可以将配置文件完整的传入器件,保证器件配置和初始化正确。在初始化阶段并不需要提供额外的外部时钟周期。配置完成后驱动DCLK不要影响到器件工作。当完成初始化过程后,FPGA正式进入用户模式。       ARM配置FPGA的实现           设计中使用S3C2410来配置EP3C25,S3C2410核心板内存高达256M,工作频率达到203M,I/O资源丰富,完全适合配置FPGA的条件。下图2为使用ARM处理器配置FPGA的结构框图,被动串行配置的主要配置引脚有:nSTATUS、nCONFIG、DCLK、CONF_DONE和DATA0。                   图2 使用ARM配置FPGA       依照上节所示的配置过程,ARM配置FPGA的操作流程图如下图3所示:                   图3 ARM配置FPGA程序流程图       ARM配置FPGA的具体程序如下:   void ps_config(void)   {       U8 dat;       unsigned int i,j;       rGPECON = 0x55555555;   //GPE全部设置为输出       rGPGCON = 0xff55579a;   //GPG11为输出(nCONFIG).GPG5为输出(DLCK)             rGPGDAT=rGPGDAT0xf7df;  //nCONFIG拉低,DCLK拉低       rGPEDAT=rGPEDAT0xfff2; //GPE0.2.3拉低(DATA0,CONF_DONE,nSTATUS)       delay1us(1);       rGPGDAT=rGPGDAT|0x800; //nCONFIG拉高       delay1us(50);       rGPEDAT=rGPEDAT|0x8;  //nSTATUS拉高       delay1us(230);   for(i=0;i(sizeof(fpga)/sizeof(U8));i++)      {       dat=fpga ;       for(j=0;j8;j++)       {       rGPGDAT=rGPGDAT|0x20;              //GPG5为高(DCLK为高)       rGPEDAT=(rGPEDAT0xfffe)|(dat0x01);//发送配置数据       rGPGDAT=rGPGDAT0xffdf;             //GPG5为低(DCLK为低)       dat=dat1;       }      }      rGPEDAT=rGPEDAT|0x4;  //CONF_DONE拉高     } 实验时将FPGA中的程序编写综合之后,使用quartus生成二进制的ttf文件,以数组的形式放到程序的头文件中。经过实验验证,ARM配置FPGA大约需要10s,如果希望在更短的时间内配置成功,可以使用并行被动配置,系统选用Cycloneiii代FPGA支持FPP配置(Fast Passive Parallel),唯一的区别就是数据发送由一位变为了八位。
  • 热度 1
    2014-10-28 10:38
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    之前的博文中已经介绍过W5500EVB 在TCP模式下的两种(Server及Client)数据传输的实现过程,那么传输控制协议中,UDP也是非常常用的,这种无连接的协议在更多场合为用户提供了便捷,比如发电子邮件,QQ聊天发收消息等…好,那今天就学习一下,UDP模式在W5500EVB上的简单实现。 一 实验硬件及其连接 二 UDP实验相关知识 W5500是一款全硬件TCP/IP嵌入式以太网控制器,为嵌入式系统提供了更加简易的互联网连接方案。W5500集成了TCP/IP协议栈,10/100M以太网数据链路层(MAC)及物理层(PHY),用户无需特别关注TCP 和 UDP的实现过程,只需最好相应配置和查询工作即可。下面主要讲解TCP和UDP区别,供参考 1 基于连接与无连接 TCP—传输控制协议提供的是面向连接、可靠的字节流服务。当客户和服务器彼此交换数据前,必须先在双方之间建立一个TCP连接,之后才能传输数据。TCP提供超时重发,丢弃重复数据,检验数据,流量控制等功能,保证数据能从一端传到另一端。 每个数据包的传输过程是:先建立链路、数据传输、然后清除链路。数据包不包含目的地址。受端和发端不但顺序一致,而且内容相同。它的可靠性高。 UDP—用户数据报协议是面向无连接的,每个数据包都有完整的源、目的地址及分组编号,各自在网络中独立传输,传输中不管其顺序,数据到达收端后再进行排序组装,遇有丢失、差错和失序等情况,通过请求重发来解决。它的效率比较高,是一个简单的面向数据报的运输层协议。UDP不提供可靠性,它只是把应用程序传给IP层的数据报发送出去,但是并不能保证它们能到达目的地。由于UDP在传输数据报前不用在客户和服务器之间建立一个连接,且没有超时重发等机制,故而传输速度很快。 2、对系统资源的要求(TCP较多,UDP少) 3、UDP程序结构较简单 4、流模式与数据报模式 5、TCP保证数据正确性,UDP可能丢包,TCP保证数据顺序,UDP不保证 6、TCP是面可靠的字节流服务 ,UDP 并不提供对 IP协议的可靠机制、流控制以及错误恢复功能等 下图为TCP 和UDP应用 三 关键程序介绍 3.1编译工具为IAR5.4 3.2 1-5 UDP实验例程实现功能: 以UDP模式不断向 目标 IP地址 和端口 发送数据 test:ecountr,同时若收到 目标IP发来信息,将信息copy回复。本例中用网线直接和PC机相连接。PC机ip作为 目标ip ,注意PC机的IP与EVB IP处于同一网段内。 3.3 实验函数流程: Step 1 :初始化STM32时钟 GPIO USART 等 Step2: 初始化SPI 和W5500 Step3: 配置MAC地址 本机IP地址 子网掩码 默认网关等信息,配置完后再读取以上信息,并打印到串口 Step4:初始化8 个socket Step5 :实时读取socket 0状态,如果是socket 0是关闭的,则打开socket 0 作为UDP端口。如果读取 socket 0为UDP模式则向 目标 IP地址 和端口 发送数据 test:ecountr,同时若收到 目标IP发来信息,将信息copy回复。 3.4 部分子程序讲解 uint8 getSn_SR(SOCKET s)//获取SOCKET s状态 { return IINCHIP_READ(Sn_SR(s)); } /*W5500 SPI 通信协议的实现 W5500 SPI数据帧 有三种 依次为数据段 控制段 和数据段 */ uint8 IINCHIP_READ(uint32 addrbsb) { uint8 data = 0; IINCHIP_ISR_DISABLE();    //关闭中断 IINCHIP_CSoff();       // CS=0, SPI使能片选 IINCHIP_SpiSendData( (addrbsb 0x00FF0000)16);// 写入地址段高8位 Address byte 1 IINCHIP_SpiSendData( (addrbsb 0x0000FF00) 8);// 写入地址段低8位Address byte 2 IINCHIP_SpiSendData( (addrbsb 0x000000F8))    ;// 以读模式写入控制段 data = IINCHIP_SpiSendData(0×00);  // 写入数据段 /*SPI主从接口相当于一个循环串行移位寄存器,主机(STM32)发送数据 0×00,从机(W5500)就会接手0×00,并移数据到主机当中,该函数返回值就是读的数据*/ IINCHIP_CSon();      // CS=1,  SPI end  失能片选 IINCHIP_ISR_ENABLE();       // 打开关中断 return data; } Sn_SR(s)函数原型为  (0×000308 + (ch5)) 为目的是获取socket s的状态寄存器地址,类似函数还有很多,主要是获取寄存器绝对地址 其中0×0003为socket n的状态寄存器 16位偏移地址,就是SPI通信的地址段 08 + (ch5) 为控制段,指出偏移地址的归属,读写模式和 SPI工作模式 ,08 = 00001000 SPI 控制段: 继续阅读:http://www.iwiznet.cn/blog/?p=6519
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    2012-9-24 16:40
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    1、两者都属高速并行配置模式。 SelectMAP是早期的FPGA两类配置模式之一,是相对于串行(Serial)配置而言的,与主串(Master Serial)和从串(Slave Serial)模式对应,SelectMAP也有主并(Master SelectMAP)和从并(Slave SelectMAP)两种模式。对于Xilinx Paltform Flash PROM,小容量的(1Mb-4Mb)XCF01S、XCF02S、XCF04S只能用于串行模式,而大容量的(8Mb-32Mb)XCF08P、XCF16P、XCF32P虽可用在串行模式,但为了提高加载速度,一般用在并行模式。 从Spartan-3E开始,Xilinx新一代FPGA增加了可使用第三方厂家生产的标准SPI(Serial Peripheral Interface)和BPI(Byte Peripheral Interface) 接口Flash两种模式,但SPI和BPI只有主模式,且BPI分“主加”(Master BPI -UP)和“主减”(Master BPI-DOWN)两种模式,前者从地址0开始递增加载,后者则是从最大地址(3FFFF)开始递减加载,这也意味着使用BPI模式时,如果Flash容量足够大,可以同时在Flash中存储2个版本的FPGA程序。   2、Xilinx新一代超大容量 Flash XL-XCF128X(128Mb)即可使用SelectMAP(通常是Slave)模式,也可使用BPI(通常是UP)模式。   3、SelectMAP只有8bit,而BPI则有8bit和16bit。   4、 SelectMAP模式FPGA没有地址线与Flash相连,Flash内部使用FPGA提供的CCLK递增递增 ;BPI模式FPGA直接提供23位地址A0·A22给Flash,这样在BPI模式下,Flash除了可以存放FPGA程序,在FPGA程序加载运行后还可用来随机存储普通数据。  
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    DS2480B是带有UART主机接口的1-Wire主机(驱动器)。该驱动器专门为电源传输进行优化,并支持嵌入式应用中的高速模式。DS2480B的特性之一在于其具有伸缩速率模式,允许设计者以标准速度配置1-Wire时序。本应用笔记阐述了如何确定最佳时序配置以及如何用Windows®软件将设置参数写入芯片。文章还将DS2480B与上拉电阻的驱动强度进行比较,详细描述见应用笔记3829。附录一描述了如何确定最佳的配置参数。附录二则给出了估算DS2480B可以驱动的从器件数目的算法,这取决于主机电气特性以及网络电缆的容性负载。附录三讨论了网络过载的条件。DS2480B1-Wire时序的理解及配置BernhardLinke,首席技术专家Jan15,2008摘要:DS2480B是带有UART主机接口的1-Wire主机(驱动器)。该驱动器专门为电源传输进行优化,并支持嵌入式应用中的高速模式。DS2480B的特性之一在于其具有伸缩速率模式,允许设计者以标准速度配置1-Wire时序。本应用笔记阐述了如何确定最佳时序配置以及如何用Windows软件将设置参数写入芯片。文章还将DS2480B与上拉电阻的驱动强度进行比较,详细描述见应用笔记3829。附录一描述了如何确定最佳的配置参数。附录二则给出了估算DS2480B可以驱动的从器件数目的算法,这取决于主机电气特性以及网络电缆的容性负载。附录三讨论了网络过载的条件。引言DS2480B是带UART主机接口的1-Wire主机(驱动器)。该器件针对电源传输进行优化并支持嵌入式应用的高速模式,可以将主机从生成严格定时的1-Wire波形这一任务中解脱出来。本文讨论了DS2480B的可配置性和性能。关于软件开发(包括流程图、伪代码以及'C'语言的实现)指南请参见应用笔记192:"DS2480B串行接口1-Wire线驱动器的使用"。DS2480B采用有源电路,缩短了时隙结束时的恢复时间。图1给出了1-Wire驱动器部分的简化电路图。图1.DS2480B1-Wire驱动器的简化电路当1-Wire总线处于空闲状态时,DS2480B驱动器通过一个受控电流源提供上拉。该电流源可被关闭(下拉期间),可提供弱上拉电流(下拉及空闲时IWEAKPU),或者提供一个有源上拉(上升沿时IACTPU)。下拉电路(Q1)的压摆率可以通过软件调整。Q2表示需要大电流的1-Wire从器件功能(如EEPROM编程或温度转换……
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    时间: 2020-3-10 15:09
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    上传者: 十次方
    对于个人或刚成立的小微企业来说,搭建一个云计算平台是一件不太容易实现的事情,小微企业云计算服务器该怎么配置搭建?给大家推荐一下这篇文章,希望能够给予一些启发与参考。
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    时间: 2019-12-24 23:24
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    上传者: quw431979_163.com
    简介AD7606/AD7606-6/AD7606-4/AD7607是16/14位同步采样模数数据采集系统(DAS),采用4.75V至5.25V的AVCC单电源和2.3V至5.25V的数字接口电源VDRIVE供电。本应用笔记说明当AVCC和VDRIVE的上升速率非常慢或者这些电源的上升间隔时间较长时,如何配置AD7606/AD7607以提高应用的抗扰性。电源缓慢上升条件在使用电源电路为多个电路板供电的多板系统中,或者在AVCC和VDRIVE供电电路负载非常大的电路板上,AD7606/AD7607AVCC和VDRIVE电源引脚的上升速率可能非常慢。AD7606/AD7607的工作模式通过引脚可编程的输入进行控制。在应用中,引脚可编程输入可以硬连线至VDRIVE或AGND,或者由通用输入/输出(GPIO)引脚驱动。当引脚可编程输入硬连线至VDRIVE时,这些引脚在上电时的逻辑状态由VDRIVE上的电压决定。STBY和RANGE引脚分别用来控制待机功耗模式和模拟输入范围。然而,为了提高AD7606/AD7607对不同电源上升条件的抗扰性,在AD7606/AD7607的电源建立之后,应结合使用STBY和对于±5V范围,应只将STBY引脚拉高(见图2)。此时,REGCAPA、REGCAPB和REGCAP引脚上电至AD7606和AD7607数据手册所述的正确电位。如果使用STBY脉冲给AD7606/AD7607上电,该脉冲的持续时间至少应为500ns。完全上电后,AD7606/AD7607应看到一个RESET上升沿将其配置为正常工作模式。从脱离完全关断状态到RESET上升沿的额定时间为tWAKE-UPSHUTDOWN,如AD7606和AD7607数据手册所述。图1显示了如何控制±10V范围下的STBY和RANGE引脚。STBY和RANGE引脚返回到高电平,使AD7606/AD7607脱离完全关断状态并进入正常模式,然后将AD7606/AD7607配置为±10V范围。图2中仅通过STBY引脚使AD7606/AD7607脱离完全关断状态。RANGE引脚保持低电平以选择±5V范围。AVCCVDRIVESTBYRANGEAVCCVDRIVESTBYAN-1091应用笔记OneTechnologyWayP.O.Box9106Norwood,MA02062-9106,U.S.A.Tel:781.329.4700Fax:781.461.3113www.analog.com针对上电时电源缓慢上升条件配置AD7606/AD7607作者:ClaireCroke和DominicSloan简介对于±5V范围,应只将STBY引脚拉高(见图2)。此时,……
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    时间: 2020-3-5 16:58
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    上传者: 十次方
    电商网站该如何进行云服务器配置呢?电商云服务器的配置选择,其实和网站或应用的类型、访问量、数据量大小、程序质量等因素有关,建议和您的网站或应用的开发技术人员沟通,选择最适合您的配置。
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